KR100616389B1

KR100616389B1 - 반도체 장치 및 그 제조 방법

Info

Publication number: KR100616389B1
Application number: KR1020050068310A
Authority: KR
Inventors: 아쯔히로 사또; 마사유끼 이찌게; 세이이찌 모리; 유지 다께우찌; 히로아끼 하자마; 유끼오 니시야마; 히로따까 오기하라; 나루히꼬 가지
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-09-20
Filing date: 2005-07-27
Publication date: 2006-08-29
Also published as: KR20050088266A; KR20030025831A; KR20050088267A; US7371654B2; US20040173870A1; KR100616390B1; US6798038B2; US20060189092A1; KR100591646B1; US20030052384A1

Abstract

반도체 기판의 표면 위에 제1 홈을 형성하고, 상기 제1 홈의 내면에 산화막을 형성하며, 고밀도 플라즈마(HDP)법으로 제1 절연물을, 상기 산화막의 표면에 저면과 측면이 접하고, 또한 상면에 제2 홈을 갖도록 성막하고, 상기 제1 홈의 개구면에 퇴적된 상기 제1 절연물을, 상기 개구면이 노출될 때까지 케미컬 메카니컬 폴리싱에 의해 제거한 후, 상기 제1 절연물의 제2 홈 내와 상기 개구면 위에 고밀도 플라즈마(HDP)법으로 제2 절연물을 성막한다.

개구, 열산화, 플라즈마법, 어스펙트비, 보이드, HDP막, 퇴적

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

도 1a와 도 1b는 종래의 반도체 장치의 제조 도중의 단면도.

도 2a∼도 2k는 실시예 1에 따른 반도체 장치의 제조 방법의 각 공정의 단면도.

도 3a∼도 3e는 실시예 2에 따른 반도체 장치의 제조 방법의 각 공정의 단면도.

도 4a∼도 4h는 실시예 3에 따른 반도체 장치의 제조 방법의 각 공정의 단면도.

도 5a∼도 5k는 실시예 4에 따른 반도체 장치의 제조 방법의 각 공정의 단면도.

도 6a∼도 6f는 실시예 5에 따른 반도체 장치의 제조 방법의 각 공정의 단면도.

도 7a∼도 7f는 실시예 6에 따른 반도체 장치의 제조 방법의 각 공정의 단면도.

도 8a∼도 8f는 실시예 7에 따른 반도체 장치의 제조 방법의 각 공정의 단면도.

도 9a∼도 9p는 실시예 8(게이트 전극 사이의 매립)에 따른 반도체 장치의 제조 방법의 각 공정의 단면도.

도 10a∼도 10i는 실시예 9(배선 사이의 매립)에 따른 반도체 장치의 제조 방법의 각 공정의 단면도.

도 11a∼도 11m은 실시예 10(내부의 저내압 회로와 주변부의 고내압 회로의 소자 분리)에 따른 반도체 장치의 제조 방법의 각 공정의 단면도로, 각 도면의 좌측은 각 제조 공정의 반도체 장치의 내부 회로 영역의 단면도이고, 각 도면의 중앙은 마찬가지로 주변 고내압 회로 영역의 단면도이며, 각 도면의 우측은 마찬가지로 마스크 정합용 마크 영역의 단면도.

도 12a∼도 12h는 실시예 11에 따른 반도체 장치의 제조 방법의 각 공정의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 기판

3 : 마스크재

5 : 트렌치

6, 9 : 절연물

8 : 실리콘 산화막

본 발명은 반도체 장치의 제조 과정에서 형성되는 홈(트렌치)의 매립 방법에 관한 것이다. 특히, 본 발명은 높은 어스펙트비를 갖는 트렌치를 고밀도 플라즈마(HDP : High Density Plasma)법으로 매립하는 방법에 관한 것이다. 또한, 본 발명은 소자 분리 내성이 높은 셸로우 트렌치 아이솔레이션(STI : Shallow Trench Isolation)의 형성 방법에 관한 것이다.

최근 반도체 장치의 미세화에 수반하여, 반도체 장치의 제조에서, 미소한 소자 분리가 필요로 되어, 트렌치에 의한 소자 분리(STI)가 이용되어 왔다. 그리고, STI의 미세화도 마찬가지의 목적으로 행해지고 있다. STI의 트렌치는 개구 폭이 좁고 깊이가 깊게 되어, 즉, 개구 폭에 대한 깊이의 비율인 어스펙트비가 높게 되어 있다. 이 때문에, STI를 형성할 때에는 높은 어스펙트비의 트렌치를 절연물로 매립하는 프로세스가 필요로 되어 왔다.

높은 어스펙트의 트렌치를 매립하는 방법으로서, 고밀도 플라즈마(HDP) 화학 기상 성장(CVD)법에 의한 실리콘 산화막(이하 HDP막이라고 함)을 매립하는 방법이 있다. 그러나, 최근 반도체 장치의 한층 더한 미세화에 수반하여, STI의 트렌치도 더욱 높은 어스펙트비화되고 있으며, 높은 어스펙트비 3을 초과하는 트렌치는 HDP막으로도 매립할 수 없다. 실리콘 기판에 형성된 홈에 HDP막을 매립하는 경우에, 홈의 상부는 HDP막으로 메워지고, 홈의 내부에는 보이드(32)가 발생하여, 홈을 완전히 매립할 수 없다.

또한, EEPROM 등의 고전압을 사용하는 디바이스에서는, 미세화에 수반하여, 분리 폭이 좁고, 또한, 높은 소자 분리 성능을 갖는 STI가 필요로 되고 있다. 분리 폭을 좁게 하여, 높은 소자 분리 내성을 얻기 위해서는, 깊은 STI가 필요로 되지만, STI를 깊게 함으로써, 셀 어레이 등의 특히 미세한 STI에서는 매립 어스펙트가 매우 높아지기 때문에, 절연막의 매립이 곤란하였다.

본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판의 표면 위에 제1 홈을 형성하는 공정과, 상기 제1 홈의 내면에 산화막을 형성하는 공정과, 고밀도 플라즈마(HDP)법으로, 제1 절연물을, 상기 산화막의 표면에 저면과 측면이 접하고, 또한 상면에 제2 홈을 갖도록 성막하는 공정과, 상기 제1 홈의 개구면에 퇴적된 상기 제1 절연물을, 상기 개구면이 노출될 때까지 케미컬 메카니컬 폴리싱에 의해 제거하는 공정과, 상기 제1 절연물의 제2 홈 내와 상기 개구면 위에 고밀도 플라즈마(HDP)법으로 제2 절연물을 성막하는 공정을 포함한다.

본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판의 표면 위에 홈을 형성하는 공정과, 고밀도 플라즈마(HDP)법으로, 제1 실리콘 산화막을 성막하는 공정과, 그 홈의 개구면에 퇴적된 상기 제1 실리콘 산화막을, 그 개구면이 노출될 때까지 제거하는 공정과, 상기 제1 실리콘 산화막 위와 그 개구면 위에 고밀도 플라즈마(HDP)법으로 제2 실리콘 산화막을 성막하는 공정을 포함한다.

본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판 위에 절연막을 형성하는 공정과, 상기 절연막 위에 폴리실리콘막을 형성하는 공정과, 상기 절연막과 폴리실리콘막을 관통하여 반도체 기판이 파여진 홈을 형성하는 공정과, 상기 홈의 내면에 산소 래디컬에 의한 산화로 열산화막을 형성하는 공정 과, 고밀도 플라즈마(HDP)법으로, 제1 실리콘 산화막을 성막하는 공정을 포함한다.

본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은,

반도체 기판 위에 절연막을 형성하는 공정과, 상기 절연막 위에 폴리실리콘막을 형성하는 공정과, 상기 절연막과 폴리실리콘막을 관통하여 반도체 기판이 파여진 홈을 형성하는 공정과, 상기 홈의 내면에 열산화막을 형성하는 공정과, 고밀도 플라즈마(HDP)법으로, 제1 실리콘 산화막을 성막하는 공정과, 그 홈의 측면에 퇴적된 상기 제1 실리콘 산화막을, 그 측면이 노출될 때까지 제거하는 공정과, 상기 제1 실리콘 산화막 위와 그 측면 위에 고밀도 플라즈마(HDP)법으로 제2 실리콘 산화막을 성막하는 공정을 포함한다.

<실시예>

(매립할 수 없는 이유)

높은 어스펙트비 3을 초과하는 트렌치는 HDP막으로도 매립할 수 없다. 도 1a에 도시한 바와 같이, 실리콘 기판(1)에 형성된 홈에 HDP막(36)이 매립되어 있지만, 홈의 상부는 HDP막(37)으로 메워져 막(36) 위에는 보이드(32)가 발생하여, 홈을 완전히 매립할 수 없다.

본 발명자들은 어스펙트비 3을 초과하는 홈(트렌치)을 HDP막이 매립할 수 없는 이유를 예의 검토한 결과, 2개의 이유가 명백해졌다.

제1 이유는, HDP막으로 트렌치를 매립할 때에, 마스크재(3) 위에 퇴적되는 HDP막(37)은, 마스크재(3)의 상면의 단부 위에 퇴적되어도, 스퍼터되기 쉬워 각이 둥글게 된다. 이 둥글게 된 부분은, 상방으로부터 날아오는 이온을 반사하여, 부 착시키지는 않고 경사 가로 방향으로 입사 방향을 변경시킨다. 그 변경된 입사 방향의 목적지는 트렌치의 측벽, 특히 마스크재(3) 등의 트렌치의 상방의 측벽이며, 도 1a에 도시한 바와 같이 측벽의 상방에도 HDP막(37)이 퇴적된다. 트렌치의 바닥부로부터 매립되는 HDP막(36)이 트렌치의 상부에 도달하기 전에, 측벽의 HDP막(37)이 성장하여 트렌치를 완전히 메우게 되면, 커다란 공극(32)(보이드 : Void)이 생긴다. 그 때문에, 종래의 HDP막을 이용한 STI 형성 프로세스는, 어스펙트비가 3을 초과하면, 트렌치가 깊게 되어 길어지는 막(36)으로 매립되는 시간에 대하여, 트렌치의 개구 폭이 좁아져 막(37)이 개구를 메우는 시간이 짧아져 보이드(32)가 발생하였다.

제2 이유는, 도 1b와 같이, 게이트 전극부(15)를 STI(36) 등과 자기 정합적으로 형성하는 구조의 STI의 트렌치를 매립할 수 없는 이유이다. HDP막(36) 퇴적 시의 실리콘(Si) 기판(1)에의 손상을 방지하기 위해, HDP막을 매립하기 전에, 사전에 이 트렌치의 측면 및 저면을 10㎚ 정도 산화한다. 이 경우에, 종래의 산화 방법에서는, 산화 레이트가 실리콘 결정의 면방향 의존성을 강하게 갖는다. 그 때문에, 일반적으로는 산화되는 표면에 다양한 결정면이 노출되어 있는 폴리실리콘(15)(Poly-Si) 쪽이 실리콘 기판(1)보다 산화 레이트가 높아, 마스크재의 폴리실리콘부(15)가 크게 산화되기 때문에, 홈의 측벽에 폴리실리콘(15)이 산화된 산화막이 뻗어나와, 개구가 좁아져 매립성이 열화된다.

<실시예 1>

실시예 1 내지 실시예 7에서는, 본 발명을 반도체 장치의 STI의 트렌치의 매 립에 적용하였다.

도 2k는 실시예 1의 반도체 장치의 단면도이다. 실시예 1의 반도체 장치는 반도체 기판(1)과, 절연물(6)과, 절연물(9)로 구성된다. 반도체 기판(1)은 표면에 홈을 갖는다. 절연물(6)은 그 홈의 저면에 접하는 저면과, 그 홈의 측면에 접하는 측면을 갖는다. 절연물(9)은, 그 절연물(6)의 상면에 접하는 저면과, 그 홈의 측면에 접하는 측면을 갖는다. 반도체 기판(1)의 표면에 형성된 홈에 절연물(6, 9)을 적층하여 매립함으로써, 절연물(6, 9)은 소자 분리 영역을 형성할 수 있다.

도 2a∼도 2k를 이용하여, 실시예 1의 반도체 장치의 제조 방법을 설명한다. 실시예 1의 반도체 장치의 제조 방법은, 높은 어스펙트비의 트렌치에 HDP막을 매립하는 방법이다. 우선, HDP막을 높은 어스펙트의 트렌치의 도중까지 매립한다. 다음으로, 반사에 의해 측벽에 퇴적된 HDP막을 한번 박리한다. 또 다시 한번 HDP막을 퇴적한다. 이에 의해, 종래에는 HDP막으로 매립 불가능하였던 높은 어스펙트의 트렌치를 HDP막으로 매립한다.

(1) 우선, 도 2a에 도시한 바와 같이, 반도체 기판(1) 위에 열산화법으로 버퍼 산화막(2)을 형성한다. 다음으로, 마스크재(3)로서 예를 들면 질화실리콘막을 감압 화학 기상 성장(LPCVD)법으로 형성한다.

(2) 도 2b에 도시한 바와 같이, 포토리소그래피법에 의해 소자 영역이 되는 부분에 포토레지스트 패턴(4)을 형성한다.

(3) 다음으로, 도 2c에 도시한 바와 같이, 포토레지스트(4)를 마스크로 하여 마스크재(3)를 에칭하고, 계속해서 버퍼 절연막(2)을 에칭한다.

(4) 또한, 도 2d에 도시한 바와 같이, 반도체 기판(1)을 마스크재(3)를 마스크로 하여 에칭하여 소자 분리 영역이 되는 어스펙트비 5 이상의 높은 어스펙트비의 트렌치(5)를 형성한다. 트렌치의 개구 폭은 예를 들면 100㎚ 전후이다.

(5) 계속해서, 도 2e에 도시한 바와 같이, 이 트렌치(5)에 HDP막(6)을 매립한다. 기판(1)을 650℃ 정도로 승온하면 매립 특성을 최적화할 수 있다. 우선, 트렌치(5)의 측벽의 상부에 퇴적하는 HDP막(7)이, 트렌치(5)의 간구(間口)를 메우기 직전까지 HDP막(6, 7)을 퇴적한다. 예를 들면 막 두께 300㎚ 정도를 퇴적하면, HDP막(6)으로 매립된 깊이도 300㎚ 정도로 되며, HDP막(7)의 측벽부의 막 두께는 그의 약 10분의 1인 30㎚ 정도로 된다. 개구 폭 100㎚인 트렌치(5)의 양측의 측벽에 30㎚의 막(7)이 퇴적되면, 남은 간구는 40㎚이다. HDP막(6)의 퇴적 시의 실리콘 기판(1)에의 손상을 방지하기 위해, HDP막(6)을 매립하기 전에, 사전에 이 트렌치의 내부를 막 두께 10㎚ 정도 산화해 두어도 된다.

(6) 도 2f에 도시한 바와 같이, 희불산 등의 웨트(Wet) 에칭 처리, 케미컬 드라이 에칭(CDE), 또는, 불산 증기(VPC)법 등을 이용하여, 측벽에 퇴적되어 있는 HDP막(7)을 트렌치(5)의 측면이 노출될 때까지 에칭 제거한다. 동시에 HDP막(6, 7)의 전체 표면은 등방적으로 에칭되어, 막(6)의 상면도 어느 정도 후퇴하지만, 측벽의 HDP막(7)을 박리하는 정도의 에칭이면, 상당한 막 두께는 확보할 수 있다. 예를 들면, 막 두께 30㎚의 측벽부의 막(7)을 제거하면 막(6)의 상부도 깊이 30㎚ 정도가 제거되지만, 원래의 깊이 300㎚의 1할에 지나지 않아, 깊이 270㎚분은 남겨진다.

그 때문에, 측벽에 퇴적된 막(7)을 박리한 후의 트렌치(5)는 바닥에 HDP막이 상당한 막 두께로 퇴적되어 있기 때문에, 이 상태로부터 다시 HDP막(8)을 퇴적하면, 종래, HDP막으로는 매립이 불가능하였던 어스펙트비 3을 초과하는 트렌치(5)를 보이드 없이 매립하는 것이 가능하다.

(7) 도 2g에 도시한 바와 같이, HDP막(8)을 다시 퇴적한다. HDP막(8)의 퇴적에서는, 홈(5)이 막(6)으로 매립되어 어스펙트비가 낮아져 있기 때문에, 홈(5) 내에 보이드가 발생하지는 않는다. 매우 높은 어스펙트비의 트렌치에서, 2번째의 HDP막(8)의 퇴적 시에, 다시 보이드가 발생하면, 재차, 측벽 HDP막(8)이 트렌치(5)의 간구를 메우기 전까지 HDP막(8)을 퇴적하고, 측벽 HDP막(8)을 에칭하고, 다시 HDP막을 퇴적한다. 그리고, 이것을 반복함으로써, 트렌치(5)를 완전하게 HDP막(6, 8)으로 매립하는 것이 가능하다.

(8) 계속해서, 도 2h에 도시한 바와 같이, 실리콘 산화막(8, 7)을 케미컬 메카니컬 폴리싱(CMP)법으로 마스크재(3)의 높이까지 연마한다.

(9) 도 2i에 도시한 바와 같이, 그 후, 희불산에 의한 에칭 처리 등으로 산화막(9)의 표면을 저하시킨다. 계속해서, 도 2j에 도시한 바와 같이, 마스크재를 제거한다. 마지막으로, 도 2k에 도시한 바와 같이, 버퍼 산화막(2)을 제거한다. 이렇게 해서, 셸로우 트렌치 분리(STI)에 의한 소자 분리 영역(6, 9)을 형성할 수 있다.

HDP막(6, 9)은, 퇴적 후, 열 처리를 가하지 않아도, 열산화막과 동일한 정도의 불산 에칭 레이트를 갖고 있으며, 균질하고 치밀하여 흡습하지도 않는다. 이러 한 점 때문에, 종래의 CVD법이나 스핀-온-글라스(SOG)법으로 형성되는 실리콘 산화막과는 달리, STI용의 절연막에 적합한 막이다. 또한, 3 정도의 어스펙트비의 트렌치를 매립할 수 있다고 하는 이점이 있어, STI의 절연막으로 이용하는 데 최적의 막이었다. 본 발명에 의해, 종래, HDP막으로 매립 불가능하였던 3을 초과하는 높은 어스펙트비의 트렌치를 HDP막으로 매립하는 것이 가능하게 된다. 그리고, 금후, 반도체 장치의 미세화에 수반되는 3을 초과하는 높은 어스펙트비의 STI를 HDP막으로 제조할 수 있다.

<실시예 2>

실시예 1에서, 트렌치(5)의 측벽의 HDP막(7)을 에칭한 후의 형상은, 도 2f에 도시한 바와 같이, 마스크재(3) 위에 퇴적된 HDP막(7)은 둥글게 되어 있다. 2번째의 HDP막(8)을 퇴적시킬 때에, 이 둥글게 된 부분의 경사가 상방으로부터 날아오는 이온을 반사시켜, 트렌치(5)의 측벽의 퇴적을 조장한다. 그 때문에, 2번째의 매립으로 되는 HDP막(8)의 보이드 없이 트렌치(5)를 매립하는 한계는, 둥글게 된 부분이 없는 단순한 트렌치를 보이드 없이 매립하는 한계보다 열화되게 된다. 따라서, 2번째의 HDP막(8)을 퇴적할 때의 매립 한계를 열화시키지 않고 더 향상시키기 위해, 2번째의 HDP막(8)을 퇴적하기 전에 이하의 공정을 추가한다.

이하에 실시예 2의 반도체 장치의 제조 방법을 설명한다. 실시예 2의 반도체 장치의 제조 방법은, 실시예 1의 반도체 장치의 제조 방법과 도 2f에 도시하는 공정 (6)까지는 동일하다.

(1) 다음으로, 도 3a에 도시한 바와 같이, 포토레지스트(10)를 도포한다.

(2) 이 레지스트(10)를 어느 정도 노광하여, 현상하면, 도 3b에 도시한 바와 같이, 트렌치(5)의 가운데에만 레지스트(11)를 남기도록, 레지스트(11)를 저하시킬 수 있다. 또한, 이 저하는 레지스트(10)를 CDE법으로 전면 에치백해도 얻어진다.

(3) 도 3c에 도시한 바와 같이, 희불산 등의 웨트 에칭 처리 또는 CDE법으로 선택적으로, 마스크재(3) 위의 소위 트렌치(5)의 개구면 위의 HDP막(7)만을 그 개구면이 노출될 때까지 제거한다.

(4) 도 3d에 도시한 바와 같이, 트렌치(5) 내의 포토레지스트(11)를 CDE법으로 선택적으로 제거한다.

(5) 도 3e에 도시한 바와 같이, HDP막(8)을 다시 퇴적한다. HDP막(8)의 퇴적에서는, 마스크재(3) 위의 둥글게 된 HDP막(7)이 없기 때문에, 트렌치(5)의 바닥에 HDP막(6)이 퇴적되고, 매립되어 있지 않은 트렌치의 어스펙트비가 3 이하이면, 2번째의 HDP막(8)의 퇴적으로 트렌치를 완전히 매립할 수 있다. 또한, 매우 높은 어스펙트비의 트렌치에서, 2번째의 HDP막(8)의 퇴적 시에, 다시 보이드가 발생하면, 재차 상기한 실시예 2의 제조 방법을 반복함으로써, 트렌치를 완전히 HDP막으로 매립하는 것이 가능하다.

마지막으로, 실시예 1과 마찬가지로, 공정 (8)의 도 2h에 도시한 바와 같이, 실리콘 산화막(8)을 CMP법으로 마스크재(3)의 높이까지 연마한다. 공정 (9)의 도 2i∼도 2k에 도시한 바와 같이, 산화막(9)의 표면을 저하시키고, 마스크재(3)를 제거하고, 버퍼 산화막(2)을 제거한다. 이상으로 STI에 의한 소자 분리 영역(6, 9)을 형성할 수 있다.

<실시예 3>

실시예 3의 반도체 장치는, 도 4h에 도시한 바와 같이, 반도체 기판(1)과, 절연막(12)과, 절연물(6)과, 절연막(33)과, 절연물(9)로 구성된다. 반도체 기판(1)은 표면에 홈(5)을 갖는다. 절연막(12)은 그 홈(5)의 저면에 접하고, 그 홈(5)의 측면의 하부에 접하는 이면을 갖는다. 절연물(6)은, 그 절연막(12)의 표면에 저면과 측면이 접한다. 절연막(33)은 그 홈(5)의 측면의 상부에 이면이 접하고, 절연막(12)의 끝면에 끝면이 접한다. 절연물(9)은 그 절연막(33)의 표면에 측면이 접하고, 절연물(6)의 상면에 저면이 접한다.

반도체 기판(1)의 홈(5)이 어스펙트비 3 정도를 초과할 때에 유용한 반도체 장치이다. 반도체 기판(1)의 표면에 형성된 홈의 표면의 절연막(12, 33)을 형성하고, 홈의 내부에 절연물(6, 9)을 적층하여 매립함으로써 소자 분리 영역을 형성할 수 있다.

실시예 3에서는, HDP막의 퇴적 시의 실리콘 기판(1)에의 손상을 방지하는 것이 가능한 반도체 장치의 제조 방법을 제공한다. 실시예 3에서는, HDP막(6) 퇴적 시의 실리콘 기판(1)에의 손상을 방지하기 위해, 우선, 첫번째로, HDP막(6)을 매립하기 전에, 도 4a에 도시한 바와 같이, 이 트렌치(5)의 내부를 막 두께 10㎚ 정도 산화하여 산화막(12)을 형성한다. 그리고, 도 4b에 도시한 바와 같이, HDP막(6, 7)을 퇴적한다. 도 4c에 도시한 바와 같이, 측벽에 퇴적된 HDP막(7)을 제거할 때에, 그 트렌치(5) 내의 상부에 위치하는 산화막(12)도 동시에 제거되게 된다. 이 상태로 2번째의 HDP막(8)의 퇴적을 행하면, 2번째의 퇴적 시에는, 실리콘 기판이 노출되어 있어, HDP막(8)의 퇴적 시의 실리콘 기판(1)에의 손상을 방지할 수 없다. 그 때문에 두번째의 손상 대책으로서, 2번째의 HDP막(8)을 매립하기 전에, 도 4d에 도시한 바와 같이, 다시 10㎚ 정도 산화하여 산화막(33)을 형성한다. 이들 2가지의 손상 대책을 추가함으로써, HDP막(6, 8)의 퇴적 시의 실리콘 기판(1)에의 손상을 방지할 수 있다.

마지막으로, 실시예 1의 공정 (8)의 도 2h와 마찬가지로, 도 4f에 도시한 바와 같이, 실리콘 산화막(8, 7)을 CMP법으로 마스크재(3)의 높이까지 연마한다. 공정 (9)의 도 2i∼도 2k와 마찬가지로, 우선 도 4g에 도시한 바와 같이 산화막(9)의 표면을 저하시키고, 마스크재(3)를 제거하고, 도 4h에 도시한 바와 같이 버퍼 산화막(2)을 제거한다. 이상으로 STI에 의한 소자 분리 영역(6, 9)을 형성할 수 있다.

<실시예 4>

실시예 4의 반도체 장치는, 도 5k에 도시한 바와 같이, 반도체 기판(1)과, 실리콘 산화막(12)과, 실리콘 질화막(13)과, 절연물(6)과, 절연물(9)로 구성된다. 반도체 기판(1)은 표면에 홈(5)을 갖는다. 실리콘 산화막(12)은 그 홈(5)의 저면과 측면에 접하는 이면을 갖는다. 실리콘 질화막(13)은, 그 실리콘 산화막(12)의 표면에 이면이 접한다. 절연물(6)은, 그 실리콘 질화막(13)의 표면에 저면과 측면이 접한다. 절연물(9)은, 그 실리콘 질화막(13)의 표면에 측면이 접하고, 절연물(6)의 상면에 저면이 접한다.

반도체 기판(1)의 홈(5)이 어스펙트비 3 정도를 초과할 때에 유용한 반도체 장치이다. 반도체 기판(1)의 표면에 형성된 홈(5)의 표면에 적층되는 절연막(12, 13)을 형성하고, 홈의 내부에 절연물(6, 9)을 적층하여 매립함으로써 소자 분리 영역을 형성할 수 있다.

실시예 4도, 실시예 3과 마찬가지로, HDP막의 퇴적 시의 실리콘 기판(1)에의 손상을 방지하는 것을 목적으로 하고 있다. 특히, HDP막(6)을 매립하기 전에 트렌치(5) 내를 산화해 둔 경우, 측벽에 퇴적된 HDP막(7)을 제거할 때, HDP막(6)을 매립하기 전에 트렌치(5) 내에 형성한 산화막(12)도 동시에 제거되게 된다. 이 상태에서 2번째의 HDP막의 퇴적을 행하면, 2번째의 퇴적 시에는, 실리콘 기판(1)이 노출되어 있어, HDP막(8) 퇴적 시의 실리콘 기판(1)에의 손상을 방지할 수 없다.

그 때문에, 트렌치(5) 내를 산화해 두는 경우, 실시예 3의 도 4a의 산화 공정 후에, 다시, 도 5a에 도시한 바와 같이, 실리콘 질화막(Si₃N₄)을 막 두께 10㎚ 정도, 바람직하게는 6㎚ 정도를 LPCVD법으로 퇴적한다. 그 후에는 실시예 1 및 실시예 2와 마찬가지로 제조한다.

즉, (1) 도 5b에 도시한 바와 같이, 이 트렌치(5)에 HDP막(6, 7)을 퇴적시킨다.

(2) 도 5c에 도시한 바와 같이, 측벽에 퇴적되어 있는 HDP막(7)을 에칭 제거한다. 희불산에 의한 에칭 처리 등의 실리콘 질화막(13)에 대하여 선택성을 갖게 하여 막(7)을 에칭함으로써, HDP막(6)을 매립하기 전에 트렌치(5) 측벽에 형성된 산화막(12)이 에칭되지 않고 남는다.

(3) 다음으로, 도 5d에 도시한 바와 같이, 포토레지스트(10)를 도포한다.

(4) 도 5e에 도시한 바와 같이, 트렌치(5) 안에만 레지스트(11)를 남긴다.

(5) 도 5f에 도시한 바와 같이, 마스크재(3) 위의 HDP막(7)만을 제거한다.

(6) 도 5g에 도시한 바와 같이, 트렌치(5) 내의 포토레지스트(11)를 제거한다.

(7) 도 5h에 도시한 바와 같이, HDP막(8)을 다시 퇴적한다.

(8) 도 5i에 도시한 바와 같이, 실리콘 산화막(8)을 CMP법으로 마스크재(3)의 높이까지 연마한다.

(9) 도 5j와 도 5k에 도시한 바와 같이, 산화막(9)의 표면을 저하시키고, 마스크재(3)를 제거하고, 버퍼 산화막(2)을 제거한다.

이상으로 STI에 의한 소자 분리 영역(6, 9)을 형성할 수 있다. 그리고, 기판(1) 내에 HDP막의 형성에 의한 손상층을 형성하지 않다.

<실시예 5>

실시예 5의 반도체 장치는, 도 6e에 도시한 바와 같이, 반도체 기판(1)과, 실리콘 산화막(12)과, 실리콘 질화막(13)과, 절연물(6)과, 절연물(9)로 구성된다. 반도체 기판(1)은 표면에 홈(5)을 갖는다. 실리콘 산화막(12)은, 그 홈(5)의 저면과 측면에 접하는 이면을 갖는다. 실리콘 질화막(13)은, 그 실리콘 산화막(12)의 표면에 이면이 접한다. 절연물(6)은, 그 실리콘 질화막(13)의 표면에 저면과 측면이 접한다. 절연물(9)은, 그 실리콘 산화막(12)의 표면에 측면이 접하고, 그 절연물(6)의 상면과 실리콘 질화막(13)의 끝면에 저면이 접한다.

실시예 4에서 STI를 형성하면, 도 5k에 도시한 바와 같이, STI 측벽은 얇은 실리콘 산화막(12)과 그 내측에 얇은 실리콘 질화막(13)이 적층된 구조로 된다. 이 경우, 산화막-질화막 계면의 계면 준위에 전하가 트랩된다. 그 전하, 특히, 기판(1) 표면 근방에 위치하는 전하가 소자 영역의 전계에 영향을 미친다. 반도체 장치의 동작에 예상 외의 행동을 부여할 가능성이 있다.

따라서, 실시예 5에서는, 상기한 우려를 피하기 위해, 기판(1) 표면 근방에 위치하는 실리콘 질화막(13)을 제거한다.

즉, 실시예 4의 도 5g에 도시한 트렌치(5) 내의 포토레지스트(11)를 제거한 후에, 도 6a에 도시한 바와 같이, 노출된 실리콘 질화막(13)을 제거한다. 도 6b에 도시한 바와 같이, HDP막(8)을 다시 퇴적한다. 도 6c에 도시한 바와 같이, 실리콘 산화막(8)을 CMP법으로 마스크재(3)의 높이까지 연마한다. 도 6d에 도시한 바와 같이, 산화막(9)의 표면을 저하시키고, 마스크재(3)를 제거한다. 도 6e에 도시한 바와 같이, 버퍼 산화막(2)을 제거한다. 이상으로 STI에 의한 소자 분리 영역(6, 9)을 형성할 수 있다.

또한, 실시예 4의 도 5c에 도시한 트렌치(5)의 측벽 위의 막(7)을 제거한 후에, 도 6f에 도시한 바와 같이, 노출된 실리콘 질화막(13)을 제거해도 된다. 막(13)의 제거에는 열 인산으로 에칭하면 된다. 이 이후에, 2번째의 HDP막(8)을 퇴 적하면, 상기한 우려는 피할 수 있다.

<실시예 6>

실시예 6의 반도체 장치는, 도 7f에 도시한 바와 같이, 반도체 기판(1)과, 절연막(2)과, 폴리실리콘막(15)과, 실리콘 산화막(16)과, 절연물(9)로 구성된다. 반도체 기판(1)은 표면에 홈(5)을 갖는다. 절연막(2)은 기판(1)의 표면 위에 이면이 접하도록 형성되며, 홈(5) 위에 개구부를 갖는다. 폴리실리콘막(15)은 절연막(2)의 표면 위에 형성되며, 홈(5) 위에 개구부를 갖는다. 실리콘 산화막(16)은, 그 홈(5)의 저면과 측면에 접하며, 막(15)의 개구부의 측면에 접하는 이면을 가지며, 막 두께가 균일하다. 절연물(9)은 그 실리콘 산화막(16)의 표면에 저면과 측면이 접한다.

실시예 6은 불휘발성 메모리 셀의 제조 방법에 적용할 수 있다. 실시예 6에서는, 도 7a의 폴리실리콘으로 이루어지는 게이트 전극부(15)를, STI로 되는 트렌치(5)와 자기 정합적으로 형성한다. 이에 의해, 트렌치(5)의 어스펙트비가 커진다. 트렌치(5)를 매립하는 방법에 대하여 설명한다. 또한, 실시예 6은 불휘발성 메모리 셀에 한정되지 않고, 전계 효과 트랜지스터(FET) 등에도 적용할 수 있다.

우선, 도 7a에 도시한 바와 같이, 실리콘 기판(1) 위에, 불휘발성 메모리 셀의 터널(Tunnel) 산화막이 되는 막 두께 10㎚의 산화막(2), 부유 게이트의 일부가 되는 폴리실리콘(15), 캡재(3)로서 기능하는 실리콘 질화막을 순차적으로 퇴적한다. 다음으로, 리소그래피 공정과 에칭에 의해, 소자 분리 영역이 되는 영역에 홈(5)을 판다. 구체적으로는 캡재(3), 게이트 재료(15), 실리콘 산화막(2)과 기판 (1)을 순차적으로 에칭한다. 소자 분리용 홈(5)과, 막(3, 15)은 자기 정합적으로 형성되게 된다. 기판(1) 내에 파는 소자 분리용 홈(5)의 깊이는 예를 들면 300㎚이다.

다음으로, 도 7b에 도시한 바와 같이, HDP막(8)의 퇴적 시의 기판(1)에의 손상을 방지하기 위해, HDP막(8)을 매립하기 전에, 사전에, 이 트렌치(5)의 내부를 막 두께 10㎚ 정도 산화한다. 이 산화는 오존(O₃) 산화로 행한다. 통상의 산소 또는 수증기의 열산화법에서는, 폴리실리콘(15)이 실리콘 기판(1)보다 산화 레이트가 높아, 폴리실리콘(15)이 기판(1)보다 많이 산화되기 때문에, 산화막의 막 두께가 폴리실리콘쪽이 두꺼워지고, 개구가 좁아져 매립성이 열화된다. 오존 산화는, 폴리실리콘과 실리콘의 산화 레이트의 차가 작고, 폭을 좁게 하지 않아, 매립성을 향상시킬 수 있다. 또한, 도 4a의 막(12)과 도 4d의 막(33)의 형성에 기판(1)의 오존 산화를 이용해도 된다. 산화 레이트의 면방위 의존성이 적기 때문에, 균일한 박막을 형성할 수 있다.

도 7c에 도시한 바와 같이, HDP막(8)을 퇴적한다. 산화막(16)의 막 두께가 폴리실리콘(15)의 측벽에서도 두껍게 되지 않기 때문에, 개구가 좁아져 매립성이 열화되지는 않는다. 오존 산화를 이용한 경우에는, HDP막 이외의 예를 들면 LP-TEOS법에 의한 실리콘 산화막의 매립에서도 매립성은 양호해진다. 또한, 오존 산화에 의한 매립성의 개선의 상한은 폴리실리콘(15)이 없는 도 4a의 홈(5)의 매립성까지이다. 즉, 오존 산화에 의해 매립성은 향상되지만, 오존 산화를 행하는 경우 라도 어스펙트비가 3 정도를 초과할 때는, HDP막의 매립에는 실시예 1 내지 실시예 5에 기재된 매립 방법을 병용할 필요가 있다.

또한, 실시예 6에서는, 트렌치(5)의 내부의 산화에 오존 산화를 행하였지만, 이하에 설명하는 제1 및 제2 산화법으로도 폴리실리콘(15)과 실리콘 기판(1)의 산화 레이트의 차가 작다고 하는 특징을 갖아, 오존 산화와 마찬가지의 매립성의 개선이 나타났다.

그 제1 산화법은, 실리콘 기판(1) 등의 바로 위에서 수소(H₂)와 산소(O₂)를 연소시켜, 기판(1)을 연소 산화하는 방법이다.

제2 산화법은, 촉매를 이용하여 산소 래디컬(O^x)을 발생시켜, 이 산소 래디컬로 실리콘 기판(1) 등을 산화하는 방법이다.

이들 오존 산화와 제1 및 제2 산화법의 공통점은, 산소 래디컬이 발생하고, 이 산소 래디컬로 실리콘 기판(1) 등을 산화하는 점이다. 오존 산화에서는, 오존을 구성하는 3개의 산소 원자(O) 중 하나의 산소 원자가 유리하여, 산소 래디컬을 발생시킨다. 피산화물 바로 위에서의 연소 산화에서는, 수명이 짧은 산소 래디컬을 기판(1) 등에 공급할 수 있어, 산소 래디컬은 주된 산화제이다. 산소 래디컬은 큰 산화력을 갖고, 이 산화력에 의해 산화 반응은 용이하게 일어나, 산화 속도는 산소 래디컬의 공급 율속되어 있다. 이에 의해, 산소 래디컬에 의한 산화에서는, 산소 래디컬의 공급량이 같다고 생각되는 폴리실리콘(15)과 실리콘 기판(1)에서, 거의 같은 산화 레이트가 얻어진다.

도 7d에 도시한 바와 같이, 실리콘 산화막(8)을 CMP법으로 마스크재(3)의 높이까지 연마한다. 도 7e와 도 7f에 도시한 바와 같이, 산화막(9)의 표면을 저하시키고, 도 7e와 도 7f에 도시한 바와 같이, 마스크재(3)를 제거한다. 이상으로 STI에 의한 소자 분리 영역(16, 9)을 형성할 수 있다.

<실시예 7>

실시예 7의 반도체 장치는, 도 8f에 도시한 바와 같이, 반도체 기판(1)과, 실리콘 산화막(12)과, 절연물(38)과, 절연물(39)로 구성된다. 반도체 기판(1)은 표면에 홈(5)을 갖는다. 실리콘 산화막(12)은, 그 홈(5)의 저면과 측면에 접하는 이면을 갖는다. 절연물(38)은 그 실리콘 산화막(12)의 표면에 저면과 측면이 접한다. 절연물(39)은 그 절연물(38)의 표면에 저면과 측면이 접한다.

반도체 기판(1)의 홈(5)이 어스펙트비 3 정도를 초과하는 경우에 실시예 7의 반도체 장치는 한층 더 효과적이다. 반도체 기판(1)의 표면에 형성된 홈(5)의 표면에 적층되는 절연막(12)을 형성하고, 홈(5)의 내부에 절연물(38)을 매립하며, 절연물(38)의 내부에 절연물(39)을 매립함으로써 소자 분리 영역(38, 39)을 형성할 수 있다.

실시예 7도, 실시예 3과 마찬가지로, HDP막의 퇴적 시의 실리콘 기판(1)에의 손상을 방지하는 것을 목적으로 하고 있다. 특히, HDP막(7)을 매립하기 전에 트렌치(5) 내를 산화해 둔 경우, 측벽에 퇴적된 HDP막(7)을 제거할 때, HDP막(8)을 매립하기 전에 트렌치(5) 내에 형성한 산화막(12)도 동시에 제거되게 된다. 이 상태에서 2번째의 HDP막(8)의 퇴적을 행하면, 2번째의 퇴적 시에는, 실리콘 기판(1)이 노출되어 있어, HDP막(8) 퇴적 시의 실리콘 기판(1)에의 손상을 방지할 수 없다.

그 때문에, 트렌치(5) 내를 산화해 둘 경우, 실시예 3의 도 4a의 산화 공정 후에, 우선, 도 8a에 도시한 바와 같이, HDP막(7)을 높은 어스펙트의 트렌치(5)의 도중까지 매립한다.

다음으로, 도 8b에 도시한 바와 같이, 마스크재(3) 위의 HDP막(7)을 트렌치(5)의 개구면이 노출될 때까지 CMP법으로 제거한다. 이 때, 측벽의 HDP막(38)은 남겨진 상태이므로, 산화막(12)은 제거되지 않는다.

그 후, 도 8c에 도시한 바와 같이, 다시 한번 HDP막(8)을 퇴적한다. CMP법에 의한 마스크재(3) 위의 HDP막(7)의 제거에 의해 트렌치(5)의 어스펙트비가 낮아지기 때문에, 이 상태로부터 HDP막(8)을 퇴적하면, 높은 어스펙트의 트렌치(5)는 보이드 없이 매립하는 것이 가능해진다. 종래에는 HDP막으로 매립 불가능하였던 높은 어스펙트의 트렌치(5)를 HDP막(7, 8)으로 매립할 수 있다.

도 8d에 도시한 바와 같이, 실리콘 산화막(8)을 CMP법으로 마스크재(3)의 높이까지 연마한다. 트렌치(5) 내에는 절연물(38, 39)이 매립된다.

도 8e에 도시한 바와 같이, 산화막(38, 39)의 표면을 희불산 등의 웨트(Wet) 처리에 의해 저하시킨다. 도 8f에 도시한 바와 같이, 마스크재(3)를 제거하고, 버퍼 산화막(2)을 제거한다. 이상으로 STI에 의한 소자 분리 영역(38, 39)을 형성할 수 있다. 그리고, 기판(1) 내에 HDP막(8)의 형성에 의한 손상층을 형성하지 않는다.

HDP막은, 퇴적 후, 열 처리를 가하지 않아도, 열산화막과 동일한 정도의 불 산 에칭 레이트를 갖고 있으며, 또한, 어느 정도 높은 어스펙트의 트렌치도 매립 가능하다고 하는 이점이 있어, STI의 절연막으로 이용하는 데 최적의 막이다. 본 발명에 의해, 종래, HDP막으로 매립 불가능하였던 높은 어스펙트의 트렌치를 HDP막으로 매립하는 것이 가능해지기 때문에, 금후의 반도체 장치의 미세화에 수반하는 높은 어스펙트의 STI를 HDP막으로 제조할 수 있다.

<실시예 8>

도 9p에 도시한 바와 같이, 실시예 8의 반도체 장치는, 불휘발성 메모리 셀을 갖는 반도체 장치이다. 불휘발성 메모리 셀은, 반도체 기판(1)과, 복수의 게이트 전극부와, 절연막(6, 26, 9)으로 구성된다. 게이트 전극부는 기판(1)의 상부에 형성된다. 절연막(6, 26, 9)은 측면이 복수의 게이트 전극부의 측면과 접하고, 기판(1) 위에 적층된 절연막(6, 26, 9)으로 구성된다.

기판(1)의 상부에는 소스·드레인 영역이 되는 기판(1)과는 도전형이 다른 반도체 영역(23, 25)이 존재한다. 게이트 전극부는, 기판(1) 위의 불휘발성 메모리 셀의 터널 산화막이 되는 막 두께 10㎚의 산화막(2)과, 막(2) 위의 부유 게이트의 일부가 되는 막 두께 125㎚의 폴리실리콘(15)과, 폴리실리콘(15) 위의 막 두께 10㎚의 ONO막 등의 절연막(17)과, 막(17) 위의 제어 전극이 되는 막 두께 125㎚의 폴리실리콘(22)과 막 두께 100㎚의 텅스텐 실리콘(WSi)막(19)과, 막(19) 위의 캡재로서 기능하는 막 두께 150㎚의 실리콘 질화막(3)과, 이들 측면에 형성되는 스페이서로서 기능하는 막 두께 20㎚의 실리콘 질화막(24)으로 구성된다. 게이트 전극부의 피치는 200㎚이고, 그 라인-앤드-스페이스는 100㎚와 100㎚이다. 반도체 기판 (1)을 저면으로 하고, 복수의 게이트 전극부의 측벽을 측면으로 하는 홈은, 개구 폭이 60㎚, 깊이가 520㎚, 어스펙트비가 3을 초과하여 8에 달한다. 또한, 실시예 8은, 불휘발성 메모리 셀에 한정되지 않고, 전계 효과 트랜지스터(FET) 등에도 적용할 수 있다.

실시예 8에서는, 반도체 장치의 게이트 전극간의 매립 방법을 설명한다. 높은 어스펙트비의 트렌치를 형성하는 게이트 전극 사이에 HDP막을 매립한다. 우선, HDP막을 높은 어스펙트의 트렌치의 도중까지 매립한다. 다음으로, 트렌치의 개구부 근방에 퇴적된 HDP막을 에칭하고 재차 HDP막을 퇴적하는 것을 1회 또는 복수회 반복한다. 이에 의해, 종래에는 HDP막으로 매립 불가능하였던 높은 어스펙트의 트렌치를 HDP막으로 매립한다.

(1) 우선, 도 9a에 도시한 바와 같이, p형 실리콘 (Si) 기판(1) 위에, 불휘발성 메모리 셀의 터널 산화막이 되는 막 두께 10㎚의 산화막(2), 부유 게이트가 되는 폴리실리콘(15), ONO막(17), 제어 전극이 되는 폴리실리콘(18)과 WSi막(19), 캡재로서 기능하는 실리콘 질화막(3)을 순차적으로 퇴적한다.

(2) 다음으로, 소자마다 게이트 전극을 분리한다. 도 9b에 도시한 바와 같이, 리소그래피 공정과 에칭에 의해 홈(5)을 판다. 구체적으로는 캡재(3), WSi막(19), 폴리실리콘(18), ONO막(17), 폴리실리콘(15), 터널 산화막(2)을 순차적으로 에칭한다.

(3) 도 9c에 도시한 바와 같이, 산화막(20∼22)을 예를 들면 열산화법에 의해 형성한다. 이 막 두께는 예를 들면 10㎚이다.

(4) 도 9d에 도시한 바와 같이, 캡재(3)를 마스크로 하여 기판(1)에 이온 주입을 행하여 n형 반도체 영역(23)을 형성한다.

(5) 도 9e에 도시한 바와 같이, 실리콘 질화막을 CVD법으로 막 두께 20㎚ 정도 성막하고, 반응성 이온 에칭(RIE)법으로 전면 에치백함으로써, 실리콘 질화막의 스페이서층(24)을 형성한다.

(6) 도 9f에 도시한 바와 같이, 캡재(3)를 마스크로 하여 기판(1)에 이온 주입을 행하여 n형 반도체 영역(25)을 형성한다. 이에 의해, 소스·드레인 영역이 되는 반도체 영역(23, 25)을 형성할 수 있다.

(7) 도 9g에 도시한 바와 같이, 이 트렌치(5)에 HDP막(6)을 매립한다. 트렌치(5)의 측벽의 상부에 퇴적되는 HDP막(7)이, 트렌치(5)의 간구를 메우기 직전까지 HDP막(6, 7)을 퇴적한다. 예를 들면 개구 폭이 60㎚이면, 막 두께 200㎚ 정도를 퇴적하면, HDP막(6)으로 매립된 깊이도 200㎚ 정도가 되며, HDP막(7)의 측벽부의 막 두께는 그의 약 10분의 1인 20㎚ 정도로 된다. 개구 폭이 60㎚인 트렌치(5)의 양측의 측벽에 20㎚의 막(7)이 퇴적되면, 남겨진 간구는 10㎚이다.

(8) 도 9h에 도시한 바와 같이, 희불산 등의 웨트(Wet) 에칭 처리, 케미컬 드라이 에칭(CDE), 또는, 불산 증기(VPC)법 등을 이용하여, 측벽에 퇴적되어 있는 HDP막(7)을 에칭 제거한다. 동시에 HDP막(6, 7)의 전체 표면은 등방적으로 에칭되어 막(6)의 상면도 어느 정도 후퇴한다. 예를 들면, 막 두께 20㎚의 측벽부의 막(7)을 제거하면 막(6)의 상부도 깊이 20㎚ 정도 제거되지만, 원래의 깊이 200㎚의 1할에 지나지 않아, 깊이 180㎚분은 남겨진다.

(9) 다음으로, 포토레지스트를 전면에 도포하고, 레지스트(10)를 CDE법으로 전면 에치백한다. 도 9i에 도시한 바와 같이, 트렌치(5) 내에만 레지스트(11)를 남긴다.

(10) 도 9j에 도시한 바와 같이, 희불산 등의 웨트 에칭 처리에 의해 선택적으로 마스크재(3) 위의 HDP막(7)만을 제거한다.

(11) 도 9k에 도시한 바와 같이, 트렌치(5) 내의 포토레지스트(11)를 CDE법으로 선택적으로 제거한다.

(12) 도 9l에 도시한 바와 같이, HDP막(26)을 다시 퇴적한다. HDP막(26)의 퇴적도, 막(6)과 마찬가지로 퇴적할 수 있다. 즉, 개구 폭이 막(6)의 퇴적 시와 마찬가지로 60㎚이기 때문에, 막 두께 200㎚ 정도를 퇴적할 수 있어, HDP막(26)으로 매립할 수 있는 깊이도 200㎚ 정도가 된다. HDP막(27)의 측벽부의 막 두께도 20㎚ 정도가 되기 때문에, 간구도 10㎚ 정도 남는다. 막(6, 26)을 합한 합계의 매립 깊이는 380㎚에 달한다.

(13) 도 9m에 도시한 바와 같이, 희불산 등의 웨트(Wet) 에칭 처리 등을 이용하여, 측벽에 퇴적되어 있는 HDP막(27)을 에칭 제거한다. 동시에 HDP막(26, 27)의 전체 표면은 등방적으로 에칭되어, 막(6)의 상면도 어느 정도 후퇴한다. 막 두께 20㎚의 측벽부의 막(27)을 제거하면 막(26)의 상부도 깊이 20㎚ 정도 제거되지만, 원래의 깊이 200㎚의 1할에 지나지 않아, 깊이 180㎚분은 남겨지고, 막(6, 26)을 합한 합계의 깊이는 360㎚가 된다.

(14) 다음으로, 공정 (9) 내지 (11)을 재차 행하여, 도 9n에 도시한 바와 같 이, 마스크재(3) 위의 HDP막(27)만을 제거한다.

(15) 도 9o에 도시한 바와 같이, HDP막(8)을 다시 퇴적한다. HDP막(8)의 퇴적에서는, 매립되어 있지 않은 홈(5)의 남은 깊이가 160㎚, 개구 폭은 60㎚로 어스펙트비가 3 이하로 되기 때문에, HDP막(8)의 퇴적으로 트렌치(5)를 완전히 매립할 수 있다.

(16) 마지막으로, 도 9p에 도시한 바와 같이, 실리콘 산화막(8)을 CMP법으로 마스크재(3)의 높이까지 연마한다.

<실시예 9>

도 10i에 도시한 바와 같이, 실시예 9의 반도체 장치는, 반도체 기판(1)과, 층간 절연막(28)과, 복수의 메탈 배선(29∼31)과, 절연막(6)과, 절연막(8)으로 구성된다. 층간 절연막(28)은 반도체 기판(1) 위에 형성된다. 복수의 메탈 배선(29∼31)은 막(28) 위에 형성된다. 절연막(6)은, 측면이 복수의 메탈 배선(29∼31)의 하방의 측면과 접하며, 막(28) 위에 적층된다. 절연막(8)은 복수의 메탈 배선(29∼31)의 상방의 측면과 접하며, 막(6)과 메탈 배선(29∼31) 위에 형성된다.

메탈 배선(29∼31)은, 막(28) 위의 막 두께 40㎚의 질화 티탄막(29)과, 막(29) 위의 막 두께 240㎚의 알루미늄 합금막(30)과, 막(30) 위의 막 두께 20㎚의 질화 티탄막(31)으로 구성된다. 메탈 배선(29∼31)의 피치는 200㎚이고, 그 라인-앤드-스페이스는 100㎚와 100㎚이다. 막(28)을 저면으로 하고, 복수의 메탈 배선(29∼31)의 측벽을 측면으로 하는 홈은, 개구 폭이 100㎚, 깊이가 300㎚로 어스펙트비가 3이다.

실시예 9에서는, 반도체 장치의 메탈 배선간의 매립 방법을 설명한다. 실시예 9의 반도체 장치의 제조 방법은 높은 어스펙트비의 트렌치를 형성하는 메탈 배선간에 HDP막을 매립한다.

(1) 우선, 도 10a에 도시한 바와 같이, 실리콘 기판(1) 위에, 층간 절연막(28), 질화 티탄막(29), 알루미늄 합금막(30), 질화 티탄막(31)을 순차적으로 퇴적한다.

(2) 다음으로, 도 10b에 도시한 바와 같이, 리소그래피 공정과 에칭에 의해 홈(5)을 판다. 구체적으로는 질화 티탄막(31), 알루미늄 합금막(30), 질화 티탄막(29)을 순차적으로 에칭한다. 배선마다 분리한다.

(3) 도 10c에 도시한 바와 같이, 이 트렌치(5)에 HDP막(6)을 매립한다. 매립 시의 기판(1) 온도는 450℃ 정도로 한다. 매립성이 열화됨에도 불구하고, 실시예 1 및 2의 650℃보다 온도를 내리는 것은, 알루미늄 합금막(30)의 내열 온도의 상한이 450℃ 정도이기 때문이다. 매립성의 열화의 정도이지만, 매립 가능한 어스펙트비는 650℃의 3 정도로부터 450℃에서는 2 정도로 저하된다. 트렌치(5)의 측벽의 상부에 퇴적되는 HDP막(7)이 트렌치(5)의 간구를 메우기 직전까지, HDP막(6, 7)을 퇴적한다. 개구 폭이 100㎚이면, 막 두께 150㎚ 정도를 퇴적하면, HDP막(6)으로 매립된 깊이도 150㎚ 정도로 되고, HDP막(7)의 측벽부의 막 두께는 그의 약 5분의 1인 30㎚ 정도로 된다. 개구 폭 100㎚인 트렌치(5)의 양측의 측벽에 30㎚의 막(7)이 퇴적되면, 남겨지는 간구는 40㎚이다.

(4) 도 10d에 도시한 바와 같이, CDE법을 이용하여 측벽에 퇴적되어 있는 HDP막(7)을 에칭 제거한다. 동시에 HDP막(6, 7)의 전체 표면은 등방적으로 에칭되어, 막(6)의 상면도 어느 정도 후퇴한다. 예를 들면, 막 두께 30㎚의 측벽부의 막(7)을 제거하면 막(6)의 상부도 깊이 30㎚ 정도 제거되지만, 원래의 깊이 150㎚의 2할에 지나지 않아, 깊이 120㎚분은 남겨진다.

(5) 다음으로, 포토레지스트를 전면에 도포하고, 레지스트를 CDE법으로 전면에치백하여, 도 10e에 도시한 바와 같이, 레지스트(11)를 홈(5)에 매립한다.

(6) 도 10f에 도시한 바와 같이, 레지스트(11)를 마스크로 하여 CDE법을 행하여, 배선(31) 위의 HDP막(7)만을 제거한다.

(7) 도 10g에 도시한 바와 같이, 트렌치(5) 내의 포토레지스트(11)를 CDE법으로 선택적으로 제거한다.

(8) 도 10h에 도시한 바와 같이, HDP막(8)을 다시 퇴적한다. HDP막(8)의 퇴적에서는, 매립되어 있지 않은 홈(5)의 남은 깊이가 180㎚, 개구 폭은 100㎚로 어스펙트비가 2 이하로 되기 때문에, HDP막(8)의 퇴적으로 트렌치(5)를 완전히 매립할 수 있다.

(9) 마지막으로, 도 10i에 도시한 바와 같이, 실리콘 산화막(8)을 CMP법으로 평탄하게 한다.

<실시예 10>

도 11m에 도시한 바와 같이, 실시예 10의 반도체 장치는 각 영역마다 특유의 구조를 갖고 있다.

우선, 실시예 10의 반도체 장치는, 내부의 저내압 회로 영역에, 반도체 기판 (1)과, 실리콘 산화막(47)과, 폴리실리콘막(48)과, 실리콘 질화막(49)과, 절연물(54)을 갖고 있다. 실리콘 산화막(47)은, 반도체 기판(1) 위에 형성되고 게이트 절연막(47)이 된다. 폴리실리콘막(48)은, 그 실리콘 산화막(47) 위에 형성되고 게이트 전극재(48)가 된다. 실리콘 질화막(49)은, 그 폴리실리콘막(48) 위에 형성되고 마스크재(49)가 된다. 절연물(54)은 이들 실리콘 질화막(49), 폴리실리콘막(48)과 실리콘 산화막(47)을 관통하여 기판(1)의 내부에까지 도달하고, 기판(1)의 표면을 둘러싸도록 배치된다. 또한, 이 절연물(54)은, 저면은 기판(1)과 접하고, 측면은 평면에서 기판(1)과 막(47, 48, 49)에 접한다. 절연물(54)의 상면은 막(49)의 상면과 동일 평면 위에 형성되어 있다.

다음으로, 실시예 10의 반도체 장치는, 주변의 고내압 회로 영역에, 반도체 기판(1)과, 실리콘 산화막(47)과, 폴리실리콘막(48)과, 실리콘 질화막(49)과, 절연물(55)과, 절연물(43)을 갖고 있다. 실리콘 산화막(47)은, 반도체 기판(1) 위에 형성되고 게이트 절연막(47)이 된다. 폴리실리콘막(48)은, 그 실리콘 산화막(47) 위에 형성되고 게이트 전극재(48)가 된다. 실리콘 질화막(49)은, 그 폴리실리콘막(48) 위에 형성되고 마스크재(49)가 된다. 절연물(55)은, 이들 실리콘 질화막(49), 폴리실리콘막(48)과 실리콘 산화막(47)을 관통하여 기판(1)의 내부에까지 도달하고, 기판(1)의 표면을 둘러싸도록 배치된다. 절연물(43)은, 이 절연물(55)의 하부에 접하며 기판(1)에 매립된다. 또한, 절연물(55)은, 저면은 기판(1)과 절연물(43)에 접하고, 측면은 평면에서 기판(1)과 막(47, 48, 49)에 접한다. 절연물(55)의 상면은 막(49)의 상면과 동일 평면 위에 형성되어 있다. 절연물(55)의 폭 은 절연물(54)의 폭보다 넓다. 절연물(43)의 저면의 기판(1)의 표면으로부터의 깊이는 절연물(54)의 저면보다 깊다. 절연물(43)은, 저면과 측면은 기판(1)에 접하고, 상면은 절연물(55)에 접한다.

마지막으로, 실시예 10의 반도체 장치는, 마스크 정합용 마크 영역에, 반도체 기판(1)과, 실리콘 산화막(47)과, 폴리실리콘막(48)과, 실리콘 질화막(49)과, 절연물(56)과, 절연막(44)을 갖고 있다. 실리콘 산화막(47)은, 반도체 기판(1) 위에 형성되고 게이트 절연막(47)이 된다. 폴리실리콘막(48)은, 그 실리콘 산화막(47) 위에 형성되고 게이트 절연막(47)이 된다. 실리콘 질화막(49)은, 그 폴리실리콘막(48) 위에 형성되고 마스크재(49)가 된다. 절연물(56)은, 이들 실리콘 질화막(49), 폴리실리콘막(48)과 실리콘 산화막(47)을 관통하여 기판(1)의 내부에까지 도달하고, 기판(1)의 표면을 둘러싸도록 배치된다. 절연막(44)은, 이 절연물(56)의 하부에 접하며 기판(1)에 매립된다. 절연물(56)은, 저면은 절연막(44)에 접하고, 측면은 기판(1)과 막(47, 48, 49)에 접한다. 절연물(56)의 상면은 막(49)의 상면과 동일 평면 위에 형성되어 있다.

실시예 10에서는, 내부 회로 영역의 저내압 회로의 소자 분리 영역(STI)을 제조하는 과정에서, 주변 회로 영역의 고내압 회로의 소자 분리 영역도 제조할 수 있는 반도체 장치의 제조 방법에 대하여 설명한다.

게이트 전극과 소자 분리 영역을 자기 정합적으로 형성하는 경우에 대해 설명한다. STI를 형성하기 이전에, 웰을 형성하기 위한 이온 주입을 행한다. 그 때에는, 이온을 주입하는 영역을 한정하기 위해, 이온을 주입하지 않는 부분에는 포 토레지스트로 마스크한다. 그 때문에, 웰을 형성하기 위한 이온 주입 이전에, 포토리소그래피의 정합을 행하기 위한 마크를 형성할 필요가 있다. 그 마크를 형성할 때에, 높은 소자 분리 내성을 갖는 STI가 필요한 소자 분리 영역의 일부분에 깊은 STI를 형성할 수 있다.

저내압 회로와 고내압 회로의 게이트 전극과 소자 분리 영역은 자기 정합적으로 형성된다. 이 때, 고내압 회로의 소자 분리 내성이 높은 STI의 형성 방법으로서, 우선, 깊은 STI가 필요한 소자 분리 영역의 일부에, 깊고 좁은 트렌치를 형성하고, 절연막을 매립한다. 다음으로, 이 소자 분리 영역의 마스크재와 게이트 절연막을 제거하고, 깊고 좁은 트렌치에 매립된 절연막을 에치백한다. 그 후, 이 소자 분리 영역에 얕고 폭이 넓은 트렌치를 형성하고, 절연막을 매립한다. 이에 의해, 소자 분리 내성이 요구되는 부분에 깊은 STI를 형성할 수 있다.

우선, 도 11a에 도시한 바와 같이, 반도체 기판(1) 위에 열산화법에 의해 버퍼 절연막(2)으로서 실리콘 산화막(SiO₂)을 형성한다. 다음으로, 마스크재(3)로서, 예를 들면, 질화실리콘막(Si₃N₄)을 열CVD법으로 퇴적한다.

계속해서, 도 11b에 도시한 바와 같이, 고내압 회로 영역에 포토리소그래피법으로 깊은 STI를 형성하는 영역의 패턴 형상으로 포토레지스트(4)의 개구(41)를 형성한다. 또한, 마스크 정합용 마크 영역에, 포토레지스트(4)로 정합 마크의 패턴 형상을 갖는 개구(42)도 동시에 형성한다. 내부의 저내압 회로 영역에는, 포토레지스트(4)를 마스크재(3) 위의 전면에 형성하고, 레지스트(4)에 개구는 형성하지 않는다.

다음으로, 도 11c에 도시한 바와 같이, 포토레지스트(4)를 마스크로 하여 마스크재(3)와 버퍼 절연막(2)을 반응성 이온 에칭(RIE)법으로 에칭한다. STI를 형성하는 영역의 패턴 형상을 갖는 개구(41)와 정합 마크의 패턴 형상을 갖는 개구(42)를 마스크재(3)로 형성한다. 한편, 저내압 회로 영역은 이 에칭 시에 마스크재(3)는 에칭되지 않는다.

또한, 도 11d에 도시한 바와 같이, 반도체 기판(1)과 절연막(2)을 에칭하여 깊은 STI(소자 분리 영역)가 되는 트렌치(41)를 형성한다. 동시에, 마크부의 실리콘 기판(1)과 절연막(2)도 에칭되어 마크로 되는 홈(42)이 형성된다. 트렌치(41)와 홈(42)의 기판(1)의 표면으로부터 바닥까지의 깊이는 0.6㎛이다. 또한, 트렌치(41)와 홈(42)의 폭은 2㎛이다. 한편, 저내압 회로 영역은, 이 에칭 시에는 마스크재(3)로 마스크되어 실리콘 기판(1)과 절연막(2)은 에칭되지 않는다.

계속해서, 도 11e에 도시한 바와 같이, 이 트렌치(41)와 홈(44)에 소자 분리용의 절연막(43, 44)(예를 들면 HDP막)을 매립하고, 또한 절연막(43, 44)을 CMP법으로 마스크재(3)의 높이까지 연마한다. 그리고, 희불산(HF)에 의한 에칭 처리 등으로 산화막(43, 44)의 표면을 마스크재(3)의 표면보다 저하시킨다. 한편, 저내압 회로 영역은, 이들의 매립이나 연마 등을 행할 때는, 마스크재(3)로 보호되어 실리콘 기판(1)과 절연막(2)은 연마나 에칭되지 않는다.

계속해서, 도 11f에 도시한 바와 같이, 마스크재(3)와 버퍼 산화막(2)을 제거한다.

그리고, 웰을 형성하기 위한 이온 주입을 행한다. 우선, 포토리소그래피법으로, 도 11g에 도시한 바와 같이, 이온을 주입하는 영역을 한정하는 포토레지스트(45)의 패턴을 형성한다. 포토레지스트(45)의 패턴은, 반도체 기판(1)에 형성된 마크(42)와 레지스트(45)에 형성되는 마크를 정합하도록 배치된다. 다음으로, 불순물의 이온 주입을 행한다. 이온 빔(46)을 조사한다.

계속해서, 도 11h에 도시한 바와 같이, 반도체 기판(1) 위에 게이트 절연막(47)을 열산화에 의해 형성한다. 그리고, 절연막(47) 위에 게이트 전극재(48)로서 폴리실리콘막을 퇴적한다. 계속해서, 폴리실리콘막(48) 위에 마스크재(49)로서 예를 들면 질화실리콘막을 퇴적한다.

도 11i에 도시한 바와 같이, 포토리소그래피법에 의해 포토레지스트(50)의 STI의 패턴 형상의 개구(51, 52)를 형성한다. 포토레지스트의 개구(51, 52)의 패턴은, 마크가 되는 산화막(44)과 레지스트(50)에 형성되는 마크(53)를 정합시키도록 배치된다.

다음으로, 도 11j에 도시한 바와 같이, 포토레지스트(50)를 마스크로 하여 마스크재(49)와 게이트 전극재(48)를 RIE법으로 에칭한다. STI를 형성하는 영역의 패턴 형상을 갖는 개구(51, 52)를, 마스크재(49)와 게이트 전극재(48)로 형성한다.

도 11k에 도시한 바와 같이, 노출되는 게이트 절연막(47)을 에칭한다. 또한, 깊은 트렌치(41, 53)에 매립되어 있는 절연막(43, 44)을 어느 정도까지 에치백한다.

그 후, 도 11l에 도시한 바와 같이, 반도체 기판(1)을 에칭하여 소자 분리 영역이 되는 트렌치(51, 52)를 형성한다. 이 때, 마크 영역에서는, 실리콘 기판(1)은 거의 에칭되지 않는다. 트렌치(51, 52)의 기판(1) 표면으로부터 바닥까지의 깊이는 0.3㎛이다. 또한, 트렌치(51)의 폭은 0.1㎛ 내지 0.5㎛이다. 트렌치(52)의 폭은 4㎛ 내지 8㎛이다. 또한, 이 폭이 커질수록 큰 소자간의 내압이 얻어진다. 그리고, 폭이 4㎛ 정도라도 20V 이상의 내압이 얻어진다.

계속해서, 도 11m에 도시한 바와 같이, 이 트렌치(51, 52)와 마크가 되는 개구(53)에 소자 분리의 절연막(54, 55, 56)(예를 들면 HDP막)을 매립한다. 이렇게 해서, 높은 소자 분리 내성이 요구되는 고내압 회로 영역에는 깊은 STI(43, 55)가, 또한, 그 이외의 저내압 회로 영역에는 STI 절연막의 매립에 유리한 얕은 STI(54)를 이용한 소자 분리 영역이 형성된다. 마크 영역은 개구(53)도 절연막(56)으로 매립된다.

이와 같이, 게이트 전극과 소자 분리 영역을 자기 정합적으로 형성하는 경우에는, STI를 형성하기 이전에, 웰을 형성하기 위한 이온 주입이 필요로 된다. 그 때문에, 게이트 전극과 소자 분리 영역을 자기 정합적으로 형성하는 경우에는, 웰을 형성하기 위한 이온 주입 이전에, 포토리소그래피의 정합을 행하기 위한 마크를 형성할 필요가 있다. 그 마크를 형성하는 것과 동시에, 높은 소자 분리 내성을 갖는 STI가 필요한 부분에는 깊은 트렌치를 형성할 수 있기 때문에, 약간의 공정 증가로, 깊은 STI와 얕은 STI를 구별하여 제작할 수 있다.

<실시예 11>

실시예 11의 반도체 장치는, 도 12h에 도시한 바와 같이, 반도체 기판(1)과, 실리콘 산화막(2)과, 폴리실리콘막(15)과, 실리콘 산화막(12)과, 절연물(6)과, 실리콘 산화막(60)과, 절연물(8)과, 실리콘 산화막(61)으로 구성된다. 반도체 기판(1)은 표면에 홈(5)을 갖는다. 절연막(2)은, 기판(1)의 표면 위에 이면이 접하도록 형성되며, 홈(5) 위에 개구부를 갖는다. 폴리실리콘막(15)은, 절연막(2)의 표면 위에 형성되며, 홈(5) 위에 개구부를 갖는다. 실리콘 산화막(12)은, 그 홈(5)의 저면과 측면에 접하며, 막(2)의 개구부의 측면에 접하고, 막 두께가 균일하다. 절연물(6)은, 그 실리콘 산화막(12)의 표면에 저면과 측면이 접한다. 실리콘 산화막(60)은, 이면이 폴리실리콘막(15)에 접하고, 표면이 절연물(6)에 접한다. 실리콘 산화막(60)의 일단은 실리콘 산화막(2)에 접하고, 타단의 끝면의 높이는 절연물(6)의 상면의 높이와 동일하다. 절연물(8)의 저면은, 실리콘 산화막(60)의 그 타단과 그 절연물(6)의 그 상면에 접한다. 절연물(8)의 측면은 폴리실리콘막(15)의 측면에 접한다. 실리콘 산화막(61)은, 폴리실리콘막(15)과 절연물(8) 위에 형성된다. 반도체 기판(1)의 홈(5)이 어스펙트비 3 이하인 것이 바람직하다. 이에 의해, 홈(5)의 측벽에 퇴적된 HDP막(7)을 에칭에 의해 제거할 때에, 트랜지스터의 게이트 산화막이 되는 실리콘 산화막(2)은 에칭되지 않는다.

이상 설명한 바와 같이, 고밀도 플라즈마(HDP)법으로 매립된 높은 어스펙트비를 갖는 트렌치를 포함하는 반도체 장치를 제공할 수 있다.

실시예 11은 불휘발성 메모리 셀의 제조 방법에 적용할 수 있다. 또한, 실시예 11은 전계 효과 트랜지스터(FET)에도 적용할 수 있다.

우선, 도 12a에 도시한 바와 같이, 실리콘 기판(1) 위에, 불휘발성 메모리 셀의 터널 산화막이 되는 막 두께 10㎚의 산화막(2), 부유 게이트의 일부가 되는 폴리실리콘(15), 캡재(3)로서 기능하는 실리콘 질화막을 순차적으로 퇴적한다.

다음으로, 도 12b에 도시한 바와 같이, 리소그래피 공정과 에칭에 의해, 소자 분리 영역이 되는 영역에 홈(5)을 판다. 구체적으로는 캡재(3), 게이트 재료(15), 실리콘 산화막(2)과 기판(1)을 순차적으로 에칭한다. 소자 분리용 홈(5)과, 막(3, 15)은 자기 정합적으로 형성된다. 이에 의해, 트렌치(5)의 어스펙트비가 커진다. 기판(1) 내에 파는 소자 분리용 홈(5)의 깊이는 예를 들면 300㎚이다.

도 12c에 도시한 바와 같이, HDP막(7)의 퇴적 시의 기판(1)에의 손상을 방지하기 위해, HDP막(7)을 매립하기 전에, 사전에, 이 트렌치(5)의 내부를 막 두께 10㎚ 정도 산화한다. 이 산화는 산소 또는 수증기의 열산화법으로 행한다. 오존(O₃) 산화로 행해도 된다. 이 산화에 의해, 노출된 실리콘 기판(1)의 홈(5) 내의 저면과 측면과, 게이트 재료(15)의 측면에 실리콘 산화막(12, 60)이 형성된다.

도 12d에 도시한 바와 같이, HDP막(6, 7)을 퇴적한다. 반도체 기판(1)의 표면 위 또는 상방에 형성된 홈(5)의 내면에 HDP법에 의한 실리콘 산화막(6, 7)의 성막을 시작한다. 그리고, 실리콘 산화막(6, 7)이 홈(5)의 개구부를 메우기 전에 실리콘 산화막(6, 7)의 성막을 멈춘다. 실리콘 산화막(6)의 상면의 가장 낮은 곳의 높이는 실리콘 산화막(2)의 상면의 높이보다 높다.

도 12e에 도시한 바와 같이, 홈(6)의 측벽에 퇴적된 HDP막(7)을 에칭에 의해 제거한다. 그 트렌치(5) 내의 상부에 위치하는 산화막(60)의 상부도 동시에 제거 된다. 에칭 후에도, 실리콘 산화막(6)의 상면의 가장 낮은 곳의 높이는, 실리콘 산화막(2)의 상면의 높이보다 높다. 이에 의해, 실리콘 산화막(2)은 에칭되지 않는다.

도 12f에 도시한 바와 같이, 2번째의 HDP막(8)의 퇴적을 행한다. 홈(5)의 어스펙트비가 작게 되어 있기 때문에, 홈(5)을 보이드 없이 매립하는 것이 가능하다.

도 12g에 도시한 바와 같이, 실리콘 산화막(8, 7)을 CMP법으로 마스크재(3)의 상면의 높이까지 연마한다. 마스크재(3)는 CMP법의 스토퍼가 된다.

도 12h에 도시한 바와 같이, 웨트 에칭으로 HDP막(8)을 저하시키고, 마스크재(3)를 제거한다. 이상으로 STI에 의한 소자 분리 영역(6, 12)을 형성할 수 있다.

반도체 장치의 제조 과정에서 형성되는 높은 어스펙트비를 갖는 트렌치를 HDP 법으로 매립하는 것이 가능한 반도체 장치의 제조 방법을 제공할 수 있다.

HDP막은 퇴적 후, 열 처리를 가하지 않아도, 열산화막과 동일한 정도의 불산 에칭 레이트를 갖고 있으며, 또한, 어느 정도 높은 어스펙트의 트렌치도 매립 가능하다고 하는 이점이 있어, STI의 절연막으로 이용하기에는 최적의 막이다. 종래의 HDP막으로 매립 불가능하였던 높은 어스펙트의 트렌치를 HDP막으로 매립하는 것이 가능해진다. 그 때문에, 금후의 반도체 장치의 미세화에 수반되는 높은 어스펙트비를 갖는 STI를 HDP막으로 제조할 수 있다.

금회 개시된 실시예는 모든 점에서 예시적인 것으로 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 정의되며, 특허 청구 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

본 발명에 따르면, 종래, HDP막으로 매립 불가능하였던 3을 초과하는 높은 어스펙트비의 트렌치를 HDP막으로 매립하는 것이 가능해진다.

Claims

반도체 기판의 표면 위에 제1 홈을 형성하는 공정과,

상기 제1 홈의 내면에 산화막을 형성하는 공정과,

고밀도 플라즈마법으로, 제1 절연물을, 상기 산화막의 표면에 저면과 측면이 접하고, 또한 상면에 제2 홈을 갖도록 성막하는 공정과,

상기 제1 홈의 개구면에 퇴적된 상기 제1 절연물을, 상기 개구면이 노출될 때까지 케미컬 메카니컬 폴리싱에 의해 제거하는 공정과,

상기 제1 절연물의 제2 홈 내와 상기 개구면 위에 고밀도 플라즈마법으로 제2 절연물을 성막하는 공정

을 포함하는 반도체 장치의 제조 방법.
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