KR100950232B1 - 반도체 기판의 제조 방법 - Google Patents

반도체 기판의 제조 방법 Download PDF

Info

Publication number
KR100950232B1
KR100950232B1 KR1020107000759A KR20107000759A KR100950232B1 KR 100950232 B1 KR100950232 B1 KR 100950232B1 KR 1020107000759 A KR1020107000759 A KR 1020107000759A KR 20107000759 A KR20107000759 A KR 20107000759A KR 100950232 B1 KR100950232 B1 KR 100950232B1
Authority
KR
South Korea
Prior art keywords
trenches
epitaxial film
epitaxial
epitaxial layer
trench
Prior art date
Application number
KR1020107000759A
Other languages
English (en)
Other versions
KR20100018073A (ko
Inventor
쇼우지 노가미
토모노리 야마오카
쇼이치 야마우치
노부히로 추지
토시유키 모리시타
Original Assignee
가부시키가이샤 섬코
가부시키가이샤 덴소
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2005293087A external-priority patent/JP2007103747A/ja
Priority claimed from JP2006214551A external-priority patent/JP4788519B2/ja
Application filed by 가부시키가이샤 섬코, 가부시키가이샤 덴소 filed Critical 가부시키가이샤 섬코
Publication of KR20100018073A publication Critical patent/KR20100018073A/ko
Application granted granted Critical
Publication of KR100950232B1 publication Critical patent/KR100950232B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/975—Substrate or mask aligning feature

Abstract

트렌치의 내부에 매립된 에피택셜막에 보이드가 발생하는 것을 회피한다. 기판 본체(63) 표면에 제1 에피택셜막(61)을 성장시키는 공정과, 이 제1 에피택셜막(61)에 복수의 제1 트렌치(64)를 형성하는 공정과, 제1 트렌치(64)의 내부 전체에 제2 에피택셜막(62)을 성장시키는 공정과, 제2 에피택셜막(62)을 연마하여 평탄화하는 공정과, 평탄해진 제2 에피택셜막(62)의 상면에 제1 에피택셜막(61)과 동일 조성의 제3 에피택셜막(66)을 더 성장시키는 공정과, 이 제3 에피택셜막(66)에 제2 트렌치(67)를 형성하여 제1 트렌치(64)를 연장시키는 공정과, 제2 트렌치(67)의 내부 전체에 제4 에피택셜막(68)을 더 성장시키는 공정과, 제4 에피택셜막(68)을 연마하여 평탄화하는 공정을 포함한다.

Description

반도체 기판의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE}
본 발명은 수퍼정션 MOSFET과 같이 기판의 깊이 방향으로 고종횡비(aspect ratio)로 형성되는 트렌치를 이용한 반도체 장치의 제조에 적합한 반도체 기판의 제조 방법에 관한 것이다.
종래부터 수퍼정션 MOSFET(예를 들어 특허 문헌 1 참조)과 같이 기판의 깊이 방향으로 고종횡비로 형성되는 트렌치를 이용한 반도체 장치가 알려져 있다. 이러한 구조의 반도체 장치에서는 트렌치 내에 에피택셜막을 매설함으로써 고종횡비의 불순물 확산층을 형성하는 것이 유효하다(예를 들어 특허 문헌 2 참조).
특허 문헌 1: 일본 특허 공개 공보 2003-124464호
특허 문헌 2: 일본 특허 공개 공보 2001-196573호
그러나, 종래의 반도체 기판의 제조 방법에 있어서는 미리 형성된 트렌치 내에 에피택셜막을 복수 회로 나누어 매립함으로써 고종횡비의 확산층을 형성하도록 되어 있으므로 그 종횡비를 높게 하려면 스스로 한계가 있었다. 그리고, 그 한계를 넘어 트렌치의 종횡비를 높게 하면, 트렌치 내의 매립 에피택셜막 내에 매립 불량(보이드)이 발생할 우려가 있고, 보이드가 발생하면 그 보이드의 상부에 있어서 플레이크 다운(flake down)이 발생하여 내압(耐壓, breakdown voltage)이 감소하여 소자 성능이 저하하는 문제가 있다.
특히, N형 영역과 P형 영역이 교대로 전류 방향에 대하여 수직하게 나란한 전술한 수퍼정션 구조(P/N 칼럼 구조)에 있어서 그 내압을 향상시키기 위해서는 트렌치 깊이를 깊게 할 필요가 있지만, 트렌치 깊이가 깊어짐에 따라 결과적으로 종횡비가 높아져 트렌치 내의 매립 에피택셜막 내에 매립 불량(보이드)이 발생하면, 매립 불량(보이드)에 기인하는 결정 결함의 발생에 따라 내압 접합 누설 수율의 저하를 초래하거나 트렌치의 매립 불량 부위에 레지스트가 남아 공정내 오염을 초래하는 사태가 발생한다.
본 발명의 목적은 트렌치의 내부에 매립된 에피택셜막에 보이드가 발생하는 것을 회피할 수 있는 반도체 기판의 제조 방법을 제공하는 것에 있다.
청구항 1에 따른 발명은 상기 목적을 달성하기 위한 것으로서, 도 1에 도시한 바와 같이, (a) 기판 본체(63) 표면에 제1 에피택셜막(61)을 성장시키는 공정과, (b) 이 제1 에피택셜막(61)을 부분적으로 식각하여 복수의 제1 트렌치(64)를 형성하는 공정과, (c) 상기 복수의 제1 트렌치(64)의 내부 전체 및 상기 복수의 제1 트렌치(64) 이외의 상기 제1 에피택셜막의 표면에 제2 에피택셜막(62)을 성장시키는 공정과, (d) 상기 제2 에피택셜막(62)을 연마하여 상기 제1 에피택셜막(61)의 표면을 노출시킴과 동시에 상기 복수의 제1 트렌치(64)의 내부 전체에 매립된 상기 제2 에피택셜막(62)의 상면을 평탄하게 하는 공정과, (e) 평탄화된 상기 제2 에피택셜막(62)의 상면과 노출된 상기 제1 에피택셜막(61)의 표면에 상기 제1 에피택셜막(61)과 동일한 조성의 제3 에피택셜막(66)을 더 성장시키는 공정과, (f) 이 제3 에피택셜막(66) 중 상기 복수의 제1 트렌치(64)에 대응하는 부분을 식각하여 복수의 제2 트렌치(67)를 형성함으로써 상기 복수의 제1 트렌치(64)를 연장시키는 공정과, (g) 상기 복수의 제2 트렌치(67)의 내부 전체 및 상기 복수의 제2 트렌치(67) 이외의 상기 제3 에피택셜막(66)의 표면에 제4 에피택셜막(68)을 더 성장시키는 공정과, (h) 상기 제4 에피택셜막(68)을 연마하여 상기 제3 에피택셜막(66)의 표면을 노출시킴과 동시에 상기 복수의 제2 트렌치(67)의 내부 전체에 매립된 상기 제4 에피택셜막(68)의 상면을 평탄하게 하는 공정을 포함하는 반도체 기판의 제조 방법이다.
트렌치(64, 67)의 내부에 보이드를 발생시키지 않고 에피택셜막(62, 68)으로 매립할 수 있는지 여부에 관해서는 그 트렌치(64, 67)의 폭(A)에 대한 트렌치의 깊이(B)가 얕으면 얕을수록 트렌치(64, 67)의 내부에 보이드를 발생시키지 않고 에피택셜막(62, 68)으로 매립할 수 있는 것이 알려져 있다.
이 청구항 1에 기재된 반도체 기판의 제조 방법에서는, 트렌치(64, 67)의 형성과 에피택셜막(62, 68)의 매립을 복수 회로 나누어 행하므로 트렌치(64, 67)의 폭(A)에 대한 트렌치의 깊이(B)가 얕은 상태에서 에피택셜막(62, 68)의 매립을 행할 수 있고 복수의 트렌치(64, 67)의 내부에 보이드를 발생시키지 않고 에피택셜막(62, 68)으로 매립할 수 있다.
청구항 2에 따른 발명은, 청구항 1에 따른 발명으로서, 공정 (g) 이후에 공정 (d)부터 공정 (g)까지를 1회 또는 2회 이상 반복하는 것을 특징으로 한다.
이 청구항 2에 기재된 반도체 기판의 제조 방법에서는, 공정 (d)부터 공정 (g)까지를 3회 이상 반복하게 되어 최종적으로 얻고자 하는 트렌치의 종횡비가 비교적 큰 것이라도 1회 당 에피택셜막의 매립을 행할 때의 트렌치의 폭(A)에 대한 트렌치의 깊이(B)를 얕게 할 수 있고, 트렌치의 내부에 매립된 에피택셜막에 보이드가 발생하는 것을 유효하게 회피할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 트렌치의 형성과 에피택셜막의 매립을 복수 회로 나누어 행하므로, 에피택셜막의 매립을 행할 때의 트렌치의 폭에 대한 트렌치의 깊이를 얕게 할 수 있고, 복수의 트렌치의 내부에 보이드를 발생시키지 않고 에피택셜막으로 매립할 수 있다. 특히 트렌치의 형성과 에피택셜막의 매립을 3회 이상 반복하면, 최종적으로 얻고자 하는 트렌치의 종횡비가 비교적 큰 것이라도 에피택셜막의 매립을 행할 때의 트렌치의 폭에 대한 트렌치의 깊이를 충분히 얕게 할 수 있고, 트렌치의 내부에 매립된 에피택셜막에 보이드가 발생하는 것을 유효하게 회피할 수 있다.
도 1은 본 발명의 실시 형태의 반도체 기판의 제조 방법을 도시한 공정도이다.
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다.
도 1에 도시한 바와 같이 반도체 기판은 N+형의 기판 본체(63)를 구비하며, 이 기판 본체(63) 표면에는 에피택셜막(61, 66)이 형성된다. 기판 본체(63)는 인, 비소, 안티몬 등의 불순물이 도핑된 N+형의 실리콘 단결정 기판이며, 에피택셜막(61, 66)은 인, 비소, 안티몬 등의 불순물이 도핑된 N형 실리콘 단결정층이다. 이 에피택셜막(61, 66)은 부분적으로 식각 제거되며, 소정의 간격을 두고 리브형의 복수의 에피택셜막(61, 66)이 기판 본체(63)의 표면에 각각 형성되고, 복수의 에피택셜막(61, 66) 사이의 트렌치(64, 67)에는 붕소, 갈륨, 인듐 등의 불순물이 도핑된 P형 실리콘 단결정으로 이루어지는 에피택셜막(62, 68)이 매립된다.
이러한 반도체 장치에서의 본 발명의 제조 방법에 대하여 설명한다. 먼저, 도 1(a)에 도시한 바와 같이, N+형의 기판 본체(63)를 준비하고, 그 위에 N형의 제1 에피택셜막(61)을 형성한다. 구체적으로는, 기판 본체(63)의 표면에 원료 가스로서 실레인 가스를 공급하면서 기상 성장법에 의해 400∼1200℃의 온도 범위에서 제1 에피택셜막(61)을 성장시킨다.
다음 도 1(b)에 도시한 바와 같이 이 제1 에피택셜막(61)을 부분적으로 식각하여 복수의 제1 트렌치(64)를 형성한다. 구체적으로는, N형 제1 에피택셜막(61) 상에 도시하지 않은 실리콘 산화막을 성막하고, 이 실리콘 산화막에 대하여 소정의 트렌치를 얻을 수 있도록 소정의 형상으로 패터닝한다. 그리고, 이 패터닝된 실리콘 산화막을 마스크로 하여 N형의 제1 에피택셜막(61)에 대하여 이방성 식각(RIE) 또는 알칼리성 이방성 식각액(KOH, TMAH 등)에 의한 습식 식각을 행하여 복수의 제1 트렌치(64)를 형성한다. 그 후 마스크로서 사용한 도시하지 않은 실리콘 산화막을 제거한다. 이와 같이 하여 이 기판 본체(63) 표면에 소정의 간격을 두고 리브형의 복수의 제1 에피택셜막(61)을 각각 형성함과 아울러, 그 복수의 제1 에피택셜막(61) 사이에 복수의 제1 트렌치(64)를 각각 형성한다.
다음 도 1(c)에 도시한 바와 같이, 복수의 제1 트렌치(64)의 내부 전체 및 복수의 제1 트렌치(64) 이외의 제1 에피택셜막(61)의 표면에 제2 에피택셜막(62)을 성장시킨다. 구체적으로는, 복수의 제1 트렌치(64)의 내면을 포함하여 제1 에피택셜막(61) 상에 원료 가스를 공급하면서, 기상 성장법에 의해 400∼1150℃의 온도 범위에서 제2 에피택셜막(62)을 성막하고, 그 제2 에피택셜막(62)에 의해 복수의 제1 트렌치(64) 안을 매립한다. 이 복수의 제1 트렌치(64)의 내부를 제2 에피택셜막(62)으로 매립하는 공정에 있어서, 적어도 매립 최종 공정에 있어서, 제1 에피택셜막(61)의 형성을 위하여 공급하는 원료 가스로서 반도체 소스 가스와 할로겐 화합물 가스와의 혼합 가스를 사용하는 것이 바람직하다. 여기서, 반도체 소스 가스로는 모노실레인(SiH4), 다이실레인(Si2H6), 다이클로로실레인(SiH2Cl2), 트라이클로로실레인(SiHCl3), 사염화실리콘(SiCl4) 등을 들 수 있다. 특히, 반도체 소스 가스로서 다이클로로실레인(SiH2Cl2), 트라이클로로실레인(SiHCl3), 사염화실리콘(SiCl4) 중 어느 하나를 사용하는 것이 바람직하다. 할로겐 화합물 가스로는 염화수소(HCl), 염소(Cl2), 불소(F2), 3불화염소(ClF3), 불화수소(HF), 브롬화 수소(HBr) 중 어느 하나를 사용하는 것이 바람직하고, 특히 염화수소(HCl)를 사용하는 것이 바람직하다.
반도체 소스 가스와 할로겐 화합물 가스의 혼합 가스를 원료 가스로서 공급하면, 그 안의 할로겐 화합물 가스는 식각 가스로서 기능하고, 그 식각 가스는 공급 율속이며, 식각 속도는 복수의 제1 트렌치(64) 개구부가 복수의 제1 트렌치(64)의 내부보다 빨라진다. 이에 따라 복수의 제1 트렌치(64) 개구부에서의 제2 에피택셜막(62)의 성장 속도는 깊은 부위에서의 제2 에피택셜막(62)의 성장 속도보다 느려져서 복수의 제1 트렌치(64) 측면 상의 제2 에피택셜막(62)의 경우에는 복수의 제1 트렌치(64) 바닥부보다 복수의 제1 트렌치(64) 개구부의 막두께가 작아진다. 그 결과, 도 1(c)에 도시한 바와 같이 복수의 제1 트렌치(64)의 내부에 보이드를 발생시키지 않고 제2 에피택셜막(62)으로 매립할 수 있다.
다음 도 1(d)에 도시한 바와 같이, 제2 에피택셜막(62)을 연마하여 제1 에피택셜막(61)의 표면을 노출시킴과 아울러 복수의 제1 트렌치(64)의 내부 전체에 매립된 제2 에피택셜막(62)의 상면을 평탄하게 한다. 이 연마를 예를 들어 CMP 등에 의해 행할 수 있다.
다음 도 1(e)에 도시한 바와 같이, 평탄화된 제2 에피택셜막(62)의 상면과 노출된 제1 에피택셜막(61)의 표면에 그 제1 에피택셜막(61)과 동일한 조성의 제3 에피택셜막(66)을 더 성장시킨다. 이 제3 에피택셜막(66)의 형성은 전술한 제1 에피택셜막(61)의 형성과 동일한 순서에 의해 행해지며, 구체적으로는, 평탄화된 제2 에피택셜막(62)의 상면과 노출된 제1 에피택셜막(61)의 표면에 원료 가스로서 실레인 가스를 공급하면서 기상 성장법에 의해 400∼1200℃의 온도 범위에서 제3 에피택셜막(66)을 성장시킨다.
다음 도 1(f)에 도시한 바와 같이, 이 제3 에피택셜막(66)의 복수의 제1 트렌치(64)에 대응하는 부분을 식각하여 복수의 제2 트렌치(67)를 형성함으로써 복수의 제1 트렌치(64)를 연장시킨다. 구체적으로는, 제3 에피택셜막(66) 상에 도시하지 않은 실리콘 산화막을 성막하고, 이 실리콘 산화막의 제1 트렌치(64)에 대응하는 부분을 제거하여 소정의 형상으로 패터닝한다. 그리고, 이 패터닝된 실리콘 산화막을 마스크로 하여 제3 에피택셜막(66)에 대하여 이방성 식각(RIE) 또는 알칼리성 이방성 식각액(KOH, TMAH 등)에 의한 습식 식각을 행하고, 복수의 제2 트렌치(67)를 형성함으로써 복수의 제1 트렌치(64)를 연장시킨다. 그 후 마스크로서 이용한 도시하지 않은 실리콘 산화막을 제거한다.
다음 도 1(g)에 도시한 바와 같이 복수의 제2 트렌치(67)의 내부 전체 및 복수의 제2 트렌치(67) 이외의 제3 에피택셜막(66)의 표면에 제4 에피택셜막(68)을 더 성장시킨다. 이 제4 에피택셜막(68)의 형성은 전술한 제2 에피택셜막(62)의 형성과 동일한 순서에 의해 행해지며, 구체적으로는 복수의 제2 트렌치(67)의 내면 을 포함하여 제3 에피택셜막(66) 상에 원료 가스를 공급하면서, 기상 성장법에 의해 400∼1150℃의 온도 범위에서 제4 에피택셜막(68)을 성막하고, 그 제4 에피택셜막(68)에 의해 복수의 제2 트렌치(67) 안을 매립한다.
다음 도 1(h)에 도시한 바와 같이, 제4 에피택셜막(68)을 연마하여 제3 에피택셜막(66)의 표면을 노출시킴과 아울러 복수의 제2 트렌치(67)의 내부 전체에 매립된 제4 에피택셜막(68)의 상면을 평탄하게 한다. 이에 따라 횡방향으로 P형 영역과 N형 영역이 교대로 배치된 반도체 기판을 얻을 수 있다.
여기서, 트렌치(64, 67)의 내부에 보이드를 발생시키지 않고 에피택셜막(62, 68)으로 매립할 수 있는지의 여부는 그 트렌치(64, 67)의 폭(A)에 대한 트렌치의 깊이(B)로 표시되는 종횡비(B/A)에 의존하며, 그 트렌치(64, 67)의 폭(A)에 대한 트렌치의 깊이(B)가 얕으면 얕을수록, 즉 종횡비(B/A)가 작을수록 트렌치(64, 67)의 내부에 보이드를 발생시키지 않고 에피택셜막(62, 68)으로 매립할 수 있음이 알려져 있다. 그리고, 본 발명의 반도체 기판의 제조 방법에 따르면, 트렌치(64, 67)의 형성과 에피택셜막(62, 68)의 매립을 복수 회로 나누어 행하므로, 에피택셜막(62, 68)의 매립을 행할 때 트렌치(64, 67)의 종횡비가 작은 상태에서 할 수 있다. 이 결과, 복수의 트렌치(64, 67)의 내부에 보이드를 발생시키지 않고 에피택셜막(62, 68)으로 매립할 수 있다.
또한, 본 실시 형태에서는 트렌치(64, 67)의 형성과 에피택셜막(62, 68)의 매립을 2회로 나누어 행하는 경우를 설명하였으나, 최종적으로 얻고자 하는 트렌치의 종횡비가 비교적 큰 경우에는 전술한 공정 (g) 이후에 공정 (d)부터 공정 (g)까지를 1회 또는 2회 이상 더 반복할 수도 있다. 공정 (d)부터 공정 (g)까지를 3회 이상 반복하는 반도체 기판의 제조 방법에서는 최종적으로 얻고자 하는 트렌치의 종횡비가 비교적 크다 하더라도 1회 당 에피택셜막의 매립을 행할 때의 트렌치의 종횡비를 작게 할 수 있고, 트렌치의 내부에 매립된 에피택셜막에 보이드가 생기는 것을 유효하게 회피할 수 있다.
본 발명은 수퍼정션 MOSFET과 같이 기판의 깊이 방향으로 고종횡비로 형성되는 트렌치를 이용한 반도체 장치에 사용되는 반도체 기판과 그 제조 방법에 이용할 수 있다.
60……반도체 기판, 61……제1 에피택셜막,
62……제2 에피택셜막, 63……기판 본체,
64……제1 트렌치, 66……제3 에피택셜막,
67……제2 트렌치, 68……제4 에피택셜막

Claims (2)

  1. (a) 기판 본체(63) 표면에 제1 에피택셜막(61)을 성장시키는 공정과,
    (b) 이 제1 에피택셜막(61)을 부분적으로 식각하여 복수의 제1 트렌치(64)를 형성하는 공정과,
    (c) 상기 복수의 제1 트렌치(64)의 내부 전체 및 상기 복수의 제1 트렌치(64) 이외의 상기 제1 에피택셜막(61)의 표면에 제2 에피택셜막(62)을 성장시키는 공정과,
    (d) 상기 제2 에피택셜막(62)을 연마하여 상기 제1 에피택셜막(61)의 표면을 노출시킴과 동시에 상기 복수의 제1 트렌치(64)의 내부 전체에 매립된 상기 제2 에피택셜막(62)의 상면을 평탄하게 하는 공정과,
    (e) 평탄화된 상기 제2 에피택셜막(62)의 상면과 노출된 상기 제1 에피택셜막(61)의 표면에 상기 제1 에피택셜막(61)과 동일한 조성의 제3 에피택셜막(66)을 더 성장시키는 공정과,
    (f) 이 제3 에피택셜막(66)의 상기 복수의 제1 트렌치(64)에 대응하는 부분을 식각하여 복수의 제2 트렌치(67)를 형성함으로써 상기 복수의 제1 트렌치(64)를 연장시키는 공정과,
    (g) 상기 복수의 제2 트렌치(67)의 내부 전체 및 상기 복수의 제2 트렌치(67) 이외의 상기 제3 에피택셜막(66)의 표면에 제4 에피택셜막(68)을 더 성장시키는 공정과,
    (h) 상기 제4 에피택셜막(68)을 연마하여 상기 제3 에피택셜막(66)의 표면을 노출시킴과 동시에 상기 복수의 제2 트렌치(67)의 내부 전체에 매립된 상기 제4 에피택셜막(68)의 상면을 평탄하게 하는 공정을 포함하는 반도체 기판의 제조 방법.
  2. 제 1 항에 있어서, 공정 (g) 이후에, 공정 (d)부터 공정 (g)까지를 1회 또는 2회 이상 반복하는 반도체 기판의 제조 방법.
KR1020107000759A 2005-10-06 2006-10-05 반도체 기판의 제조 방법 KR100950232B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2005293087A JP2007103747A (ja) 2005-10-06 2005-10-06 半導体基板の製造方法
JPJP-P-2005-293087 2005-10-06
JPJP-P-2006-214551 2006-08-07
JP2006214551A JP4788519B2 (ja) 2006-08-07 2006-08-07 半導体基板の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020087009941A Division KR100997153B1 (ko) 2005-10-06 2006-10-05 반도체 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20100018073A KR20100018073A (ko) 2010-02-16
KR100950232B1 true KR100950232B1 (ko) 2010-03-29

Family

ID=37906297

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020087009941A KR100997153B1 (ko) 2005-10-06 2006-10-05 반도체 기판 및 그 제조 방법
KR1020107000759A KR100950232B1 (ko) 2005-10-06 2006-10-05 반도체 기판의 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020087009941A KR100997153B1 (ko) 2005-10-06 2006-10-05 반도체 기판 및 그 제조 방법

Country Status (5)

Country Link
US (5) US20090273102A1 (ko)
KR (2) KR100997153B1 (ko)
CN (1) CN101853786B (ko)
DE (2) DE112006002626B4 (ko)
WO (1) WO2007040255A1 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7998826B2 (en) * 2007-09-07 2011-08-16 Macronix International Co., Ltd. Method of forming mark in IC-fabricating process
US9593810B2 (en) * 2007-09-20 2017-03-14 Koninklijke Philips N.V. LED package and method for manufacturing the LED package
JP5509543B2 (ja) * 2008-06-02 2014-06-04 富士電機株式会社 半導体装置の製造方法
US20110038564A1 (en) * 2009-08-14 2011-02-17 Cindy Ann Slansky Reusable silicone bag
JP5397253B2 (ja) * 2010-02-11 2014-01-22 株式会社デンソー 半導体基板の製造方法
JP5614877B2 (ja) * 2010-05-28 2014-10-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN102456575A (zh) * 2010-10-28 2012-05-16 上海华虹Nec电子有限公司 超级结结构的半导体器件的制作方法及器件结构
CN102820212B (zh) * 2011-06-08 2015-08-12 无锡华润上华半导体有限公司 一种深沟槽超级pn结的形成方法
CN103035493B (zh) * 2012-06-15 2015-06-03 上海华虹宏力半导体制造有限公司 半导体器件的交替排列的p柱和n柱的形成方法
KR20140017086A (ko) 2012-07-30 2014-02-11 삼성디스플레이 주식회사 집적회로 및 이를 포함하는 표시 장치
JP6142496B2 (ja) * 2012-10-12 2017-06-07 富士電機株式会社 半導体装置の製造方法
US9230917B2 (en) * 2013-05-29 2016-01-05 Infineon Technologies Dresden Gmbh Method of processing a carrier with alignment marks
US9355964B2 (en) 2014-03-10 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming alignment marks and structure of same
CN104112670B (zh) * 2014-06-27 2017-07-11 杭州士兰集成电路有限公司 一种半导体器件及其制作方法
CN104124276B (zh) * 2014-08-11 2020-04-24 深圳尚阳通科技有限公司 一种超级结器件及其制作方法
JP6510280B2 (ja) * 2015-03-11 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN104979214B (zh) * 2015-05-12 2019-04-05 电子科技大学 一种超结结构的制备方法
CN104934465A (zh) * 2015-05-12 2015-09-23 电子科技大学 一种超结结构的制备方法
SE538783C2 (sv) * 2015-06-16 2016-11-22 Ascatron Ab SiC SUPER-JUNCTIONS
CN106328488B (zh) * 2015-06-25 2020-10-16 北大方正集团有限公司 超结功率器件的制备方法和超结功率器件
DE102015122828A1 (de) * 2015-12-23 2017-06-29 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Halbleitervorrichtung mit epitaktischen Schichten und einer Ausrichtungsmarkierung
DE102016101559A1 (de) * 2016-01-28 2017-08-03 Infineon Technologies Austria Ag Verfahren zum herstellen von halbleitervorrichtungen, einschliesslich einer abscheidung von kristallinem silizium in gräben
KR102526936B1 (ko) * 2016-04-26 2023-04-28 삼성디스플레이 주식회사 표시 패널 및 표시 패널용 모기판
CN106816376A (zh) * 2017-01-12 2017-06-09 中国科学院微电子研究所 一种超结器件耐压层的制备方法
DE102017113864A1 (de) * 2017-06-22 2018-12-27 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Justiermarke
CN110896027A (zh) * 2019-12-05 2020-03-20 中国科学院微电子研究所 一种半导体器件纳米线及其制备方法
US20230296994A1 (en) * 2022-03-21 2023-09-21 Infineon Technologies Ag Back Side to Front Side Alignment on a Semiconductor Wafer with Special Structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001093977A (ja) * 1999-09-21 2001-04-06 Toshiba Corp 半導体装置の製造方法
KR100353174B1 (ko) * 1998-10-07 2002-09-18 인터내셔널 비지네스 머신즈 코포레이션 절연체 상 실리콘 기판 제조 방법
KR20030058435A (ko) * 2001-12-31 2003-07-07 동부전자 주식회사 배선 제조 방법
JP2005019898A (ja) * 2003-06-27 2005-01-20 Denso Corp 半導体基板およびその製造方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4466173A (en) * 1981-11-23 1984-08-21 General Electric Company Methods for fabricating vertical channel buried grid field controlled devices including field effect transistors and field controlled thyristors utilizing etch and refill techniques
FR2566179B1 (fr) 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
US4528047A (en) * 1984-06-25 1985-07-09 International Business Machines Corporation Method for forming a void free isolation structure utilizing etch and refill techniques
WO1989008926A1 (en) * 1988-03-16 1989-09-21 Plessey Overseas Limited Vernier structure for flip chip bonded devices
US5169485A (en) * 1991-03-07 1992-12-08 Bell Communications Research, Inc. Method for the preparation of epitaxial ferromagnetic manganese aluminum magnetic memory element
JP3131239B2 (ja) * 1991-04-25 2001-01-31 キヤノン株式会社 半導体回路装置用配線および半導体回路装置
EP0543361B1 (en) * 1991-11-20 2002-02-27 Canon Kabushiki Kaisha Method of manufacturing a semiconductor device
JP3363496B2 (ja) 1991-11-20 2003-01-08 キヤノン株式会社 半導体装置及びその製造方法
JPH08139190A (ja) 1994-11-11 1996-05-31 Seiko Epson Corp 半導体装置の製造方法
JP2685028B2 (ja) 1995-05-31 1997-12-03 日本電気株式会社 半導体装置の製造方法
US5958800A (en) * 1996-10-07 1999-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for post planarization metal photolithography
JP3542491B2 (ja) 1997-03-17 2004-07-14 キヤノン株式会社 化合物半導体層を有する半導体基板とその作製方法及び該半導体基板に作製された電子デバイス
US5963816A (en) * 1997-12-01 1999-10-05 Advanced Micro Devices, Inc. Method for making shallow trench marks
US6020226A (en) * 1998-04-14 2000-02-01 The United States Of America As Represented By The Secretary Of The Air Force Single layer integrated metal process for enhancement mode field-effect transistor
US6451668B1 (en) * 1998-12-15 2002-09-17 Fraunhofer Gesellschaft zur Förderung der angewandten Forschung e.V. Method of producing calibration structures in semiconductor substrates
US6100158A (en) * 1999-04-30 2000-08-08 United Microelectronics Corp. Method of manufacturing an alignment mark with an etched back dielectric layer and a transparent dielectric layer and a device region on a higher plane with a wiring layer and an isolation region
JP3356162B2 (ja) 1999-10-19 2002-12-09 株式会社デンソー 半導体装置及びその製造方法
JP3485081B2 (ja) 1999-10-28 2004-01-13 株式会社デンソー 半導体基板の製造方法
JP3860705B2 (ja) * 2000-03-31 2006-12-20 新電元工業株式会社 半導体装置
KR100643225B1 (ko) * 2000-04-28 2006-11-10 에이에스엠엘 네델란즈 비.브이. 리소그래피 투영장치, 기판정렬 마크의 위치를 결정하는방법, 디바이스 제조방법 및 그 디바이스
JP4843843B2 (ja) * 2000-10-20 2011-12-21 富士電機株式会社 超接合半導体素子
US6579738B2 (en) * 2000-12-15 2003-06-17 Micron Technology, Inc. Method of alignment for buried structures formed by surface transformation of empty spaces in solid state materials
US6440816B1 (en) * 2001-01-30 2002-08-27 Agere Systems Guardian Corp. Alignment mark fabrication process to limit accumulation of errors in level to level overlay
SE523906C2 (sv) * 2001-09-20 2004-06-01 Micronic Laser Systems Ab Bondningsmetod
US6798038B2 (en) * 2001-09-20 2004-09-28 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device with filling insulating film into trench
JP3973395B2 (ja) * 2001-10-16 2007-09-12 株式会社豊田中央研究所 半導体装置とその製造方法
DE10202140A1 (de) 2002-01-21 2003-08-07 Infineon Technologies Ag Verfahren zum Herstellen eines Hohlraums in einem monokristallinen Siliziumsubstrat und Halbleiterbaustein mit einem Hohlraum in einem monokristallinen Siliziumsubstrat mit einer epitaktischen Deckschicht
JP3913564B2 (ja) 2002-01-31 2007-05-09 富士電機ホールディングス株式会社 超接合半導体素子の製造方法
JP3908572B2 (ja) 2002-03-18 2007-04-25 株式会社東芝 半導体素子
TWI265550B (en) * 2002-05-14 2006-11-01 Toshiba Corp Fabrication method, manufacturing method for semiconductor device, and fabrication device
JP2004047967A (ja) * 2002-05-22 2004-02-12 Denso Corp 半導体装置及びその製造方法
US6746890B2 (en) * 2002-07-17 2004-06-08 Tini Alloy Company Three dimensional thin film devices and methods of fabrication
DE10316776B4 (de) * 2003-04-11 2005-03-17 Infineon Technologies Ag Verfahren zum Erzeugen einer Schutzabdeckung für ein Bauelement
JP3915984B2 (ja) 2003-06-17 2007-05-16 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
JP4539052B2 (ja) 2003-08-06 2010-09-08 富士電機システムズ株式会社 半導体基板の製造方法
JP3967701B2 (ja) * 2003-09-10 2007-08-29 沖電気工業株式会社 半導体装置
JP2005142335A (ja) 2003-11-06 2005-06-02 Fuji Electric Holdings Co Ltd 半導体素子の製造方法
JP2005181959A (ja) * 2003-12-22 2005-07-07 Rohm & Haas Electronic Materials Llc 光ファイバーをプリント配線板の埋め込み型導波路に連結する方法および構造体
JP4773716B2 (ja) * 2004-03-31 2011-09-14 株式会社デンソー 半導体基板の製造方法
JP3961503B2 (ja) * 2004-04-05 2007-08-22 株式会社Ｓｕｍｃｏ 半導体ウェーハの製造方法
US7763342B2 (en) * 2005-03-31 2010-07-27 Tini Alloy Company Tear-resistant thin film methods of fabrication
US7684660B2 (en) * 2005-06-24 2010-03-23 Intel Corporation Methods and apparatus to mount a waveguide to a substrate
US7543501B2 (en) * 2005-10-27 2009-06-09 Advanced Research Corporation Self-calibrating pressure sensor
JP2007116190A (ja) 2006-12-12 2007-05-10 Toshiba Corp 半導体素子およびその製造方法
DE102008035055B3 (de) * 2008-07-26 2009-12-17 X-Fab Semiconductor Foundries Ag Verfahren zur Ausrichtung einer elektronischen CMOS-Struktur bezogen auf eine vergrabene Struktur bei gebondeten und rückgedünnten Stapeln von Halbleiterscheiben

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100353174B1 (ko) * 1998-10-07 2002-09-18 인터내셔널 비지네스 머신즈 코포레이션 절연체 상 실리콘 기판 제조 방법
JP2001093977A (ja) * 1999-09-21 2001-04-06 Toshiba Corp 半導体装置の製造方法
KR20030058435A (ko) * 2001-12-31 2003-07-07 동부전자 주식회사 배선 제조 방법
JP2005019898A (ja) * 2003-06-27 2005-01-20 Denso Corp 半導体基板およびその製造方法

Also Published As

Publication number Publication date
CN101853786B (zh) 2012-06-13
US8956947B2 (en) 2015-02-17
KR20100018073A (ko) 2010-02-16
KR20080059596A (ko) 2008-06-30
WO2007040255A1 (ja) 2007-04-12
CN101853786A (zh) 2010-10-06
KR100997153B1 (ko) 2010-11-30
US20110076830A1 (en) 2011-03-31
US9034721B2 (en) 2015-05-19
US20090273102A1 (en) 2009-11-05
US20140342526A1 (en) 2014-11-20
DE112006002626T5 (de) 2008-08-28
DE112006002626B4 (de) 2010-08-19
US8835276B2 (en) 2014-09-16
US20140342525A1 (en) 2014-11-20
US20140342535A1 (en) 2014-11-20
DE112006004215B4 (de) 2012-05-31

Similar Documents

Publication Publication Date Title
KR100950232B1 (ko) 반도체 기판의 제조 방법
JP4865290B2 (ja) 半導体基板の製造方法
KR100844481B1 (ko) 반도체 장치의 제조 방법
CN101278377B (zh) 半导体衬底及其制造方法
JP4879545B2 (ja) 半導体基板の製造方法
US8501598B2 (en) Semiconductor substrate, semiconductor device, and method of producing semiconductor substrate
JP2007096137A (ja) 半導体基板の製造方法およびエピタキシャル成長装置
CN109326561B (zh) 鳍式场效晶体管的制造方法
US10205002B2 (en) Method of epitaxial growth shape control for CMOS applications
KR20180019782A (ko) 선택적 에피택시 방법
US8673749B2 (en) Semiconductor device manufacturing method
JP2005142335A (ja) 半導体素子の製造方法
JP5397253B2 (ja) 半導体基板の製造方法
JP2008041942A (ja) 半導体基板およびその製造方法
JP5566987B2 (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130315

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140314

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150313

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160317

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170310

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180316

Year of fee payment: 9