CN106816376A - 一种超结器件耐压层的制备方法 - Google Patents
一种超结器件耐压层的制备方法 Download PDFInfo
- Publication number
- CN106816376A CN106816376A CN201710028090.9A CN201710028090A CN106816376A CN 106816376 A CN106816376 A CN 106816376A CN 201710028090 A CN201710028090 A CN 201710028090A CN 106816376 A CN106816376 A CN 106816376A
- Authority
- CN
- China
- Prior art keywords
- epitaxial material
- groove
- epitaxial
- withstand voltage
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 32
- 239000000463 material Substances 0.000 claims abstract description 207
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 11
- 230000012010 growth Effects 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 12
- 230000034655 secondary growth Effects 0.000 claims description 9
- 238000005498 polishing Methods 0.000 claims description 8
- 239000002019 doping agent Substances 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 238000005530 etching Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910000673 Indium arsenide Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000026267 regulation of growth Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种超结器件耐压层的制备方法，包括：在衬底材料上生长并刻蚀第一外延材料，以在第一外延材料上形成相互间隔的N个第一沟槽；用第二外延材料填充N个第一沟槽，第二外延材料的掺杂类型与第一外延材料的掺杂类型不相同；抛光第二外延材料；在光滑表面上生长并刻蚀第一外延材料，以形成与N个第一沟槽一一对齐的N个第二沟槽；用所述第二外延材料填充所述N个第二沟槽，以与之前填充的所述第二外延材料对齐连通，形成交替设置的多对P型和N型立柱。本发明提供的器件，用以解决现有技术中缺乏高质量的高深宽比的超结耐压层的制备方法的技术问题。提供了一种高深宽比的超结耐压层的高可靠性制备方法。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种超结器件耐压层的制备方法。
背景技术
在功率半导体领域内，以垂直双扩散工艺形成的纵向金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)称为VDMOSFET，简称VDMOS。VDMOS的耐压层由轻掺杂的外延漂移区组成，电场近似为梯形分布，电场所包围的面积为击穿电压(BV)。提高BV需要增加漂移区厚度以及减小的漂移区掺杂浓度，会导致导通电阻Ron变大，大大增加了功耗。BV与Ron存在制约关系，被称为硅极限。至从1980年VDMOS被发明以来，很多人都研究如何突破硅极限，一种是提出用宽禁带半导体来代替硅材料，另一种是对硅基VDMOS结构进行改进优化，其中最为成功的就是超结VDMOS，如图1所示，超结VDMOS耐压层由N柱P柱交替构成，基于电荷补偿原理，电场近似为矩形分布，使BV只依赖于漂移区厚度，而与其掺杂浓度无关。超结耐压层的掺杂浓度可比VDMOS高一个数量级，同等BV的Ron可比传统VDMOS小5-10倍，被誉为功率半导体器件发展史上里程碑式的结构。
超结耐压层制备的难点就是使N柱P柱增大深宽比的同时能保持电荷平衡，因为只要电荷不平衡，电压就会掉下来，当前，制备耐压层往往采用深槽刻蚀与外延填充技术。该技术的制造流程主要是在重掺杂N型衬底材料上做一次N外延，然后进行深度的P型离子注入和退火来制备超结耐压层。
然而，采用离子注入来形成耐压层P柱和N柱的方法不适用于制备高深宽比的超结耐压层。也就是说，现有技术中存在缺乏高质量的高深宽比的超结耐压层的制备方法的技术问题。
发明内容
本发明通过提供一种超结器件耐压层的制备方法，解决了现有技术中缺乏高质量的高深宽比的超结耐压层的制备方法的技术问题。
为解决上述技术问题，本发明提供了如下技术方案：
一种超结器件耐压层的制备方法，包括：
在衬底材料上生长并刻蚀第一外延材料，以在所述第一外延材料上形成相互间隔的N个第一沟槽，N为正整数；
用第二外延材料填充所述N个第一沟槽，所述第二外延材料的掺杂类型与所述第一外延材料的掺杂类型不相同；
抛光所述第二外延材料，至露出交替分布有所述第一外延材料和所述第二外延材料的光滑表面；
在所述光滑表面上生长并刻蚀所述第一外延材料，以形成与所述N个第一沟槽一一对齐的N个第二沟槽；
用所述第二外延材料填充所述N个第二沟槽，以与之前填充的所述第二外延材料对齐连通，形成交替设置的多对P型和N型立柱。
可选的，所述在衬底材料上生长并刻蚀第一外延材料之前，还包括：根据需要制备的耐压层的深宽比，确定生长所述第一外延材料的生长次数；所述抛光所述第二外延材料至露出交替分布有所述第一外延材料和所述第二外延材料的光滑表面之后，还包括：生长所述第一外延材料M次，在每次生长所述第一外延材料之后，刻蚀所述第一外延材料形成间隔的沟槽；并在每次刻蚀所述第一外延材料后，用所述第二外延材料填充所述间隔的沟槽；在每次填充所述间隔的沟槽后，抛光所述第二外延材料至露出交替分布有所述第一外延材料和所述第二外延材料的光滑表面；其中，M等于所述生长次数减2。
可选的，所述根据需要制备的耐压层的深宽比，确定生长所述第一外延材料的生长次数，包括：根据需要制备的耐压层的深宽比，确定生长所述第一外延材料的生长次数，以使的每次生长并刻蚀所述第一外延层材料形成的沟槽的深宽比小于等于40:1。
可选的，所述第一沟槽和所述第二沟槽的深宽比均小于等于40:1。
可选的，所述衬底材料为重掺杂的N型衬底材料；所述第一外延材料为N型掺杂材料；所述第二外延材料为P型掺杂材料。
可选的，所述抛光所述第二外延材料，包括：化学机械抛光所述第二外延材料。
可选的，所述用所述第二外延材料填充所述N个第二沟槽，以与之前填充的所述第二外延材料对齐连通，形成交替设置的多对P型和N型立柱之后，还包括：生长外延材料，并在生在的外延材料上掺杂形成多个表面结构，所述表面结构包括：第一掺杂阱区和设置在所述第一掺杂阱区内的第二掺杂阱区，所述第一掺杂阱区与所述第二掺杂阱区的掺杂类型不相同。
可选的，所述超结器件为超结二极管、超结VDMOS或超结IGBT。
可选的，当所述器件为IGBT器件时，所述衬底材料包括：连接的N型衬底材料和P型衬底材料。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例提供的超结器件耐压层的制备方法，先在衬底材料上做一次外延生长，然后刻蚀一部分形成沟槽，接着用不同掺杂的外延材料填充沟槽，最后进行化学机械抛光，接着再进行第二次外延生长，然后进行第二次刻槽和外延填充，如此重复，直至沟槽深度达到要求，即通过多次生长和填充来制备高深宽比的超结耐压层，以避免形成空洞和晶体缺陷，提供了一种高深宽比的超结耐压层的高可靠性制备方法。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为背景技术中超结VDMOS的结构和电场示意图；
图2为本申请实施例中超结器件耐压层的制备方法的流程图；
图3为本申请实施例中超结器件耐压层制备工艺示意图一；
图4为本申请实施例中超结器件耐压层制备工艺示意图二；
图5为本申请实施例中超结器件耐压层制备工艺示意图三；
图6为本申请实施例中超结器件耐压层制备工艺示意图四；
图7为本申请实施例中超结器件耐压层制备工艺示意图五；
图8为本申请实施例中超结器件耐压层制备工艺示意图六；
图9为本申请实施例中超结器件耐压层制备工艺示意图七；
图10为本申请实施例中超结器件耐压层制备工艺示意图八。
具体实施方式
本申请实施例通过提供一种超结器件，解决了现有技术中缺乏高质量的高深宽比的超结耐压层的制备方法的技术问题。提供了一种高深宽比的超结耐压层的高可靠性制备方法。
为解决上述技术问题，本申请实施例提供技术方案的总体思路如下：
本申请提供一种超结器件耐压层的制备方法，包括：
在衬底材料上生长并刻蚀第一外延材料，以在所述第一外延材料上形成相互间隔的N个第一沟槽，N为正整数；
用第二外延材料填充所述N个第一沟槽，所述第二外延材料的掺杂类型与所述第一外延材料的掺杂类型不相同；
抛光所述第二外延材料，至露出交替分布有所述第一外延材料和所述第二外延材料的光滑表面；
在所述光滑表面上生长并刻蚀所述第一外延材料，以形成与所述N个第一沟槽一一对齐的N个第二沟槽；
用所述第二外延材料填充所述N个第二沟槽，以与之前填充的所述第二外延材料对齐连通，形成交替设置的多对P型和N型立柱。
本申请实施例提供的超结器件耐压层的制备方法，先在衬底材料上做一次外延生长，然后刻蚀一部分形成沟槽，接着用不同掺杂的外延材料填充沟槽，最后进行化学机械抛光，接着再进行第二次外延生长，然后进行第二次刻槽和外延填充，如此重复，直至沟槽深度达到要求，即通过多次生长和填充来制备高深宽比的超结耐压层，以避免形成空洞和晶体缺陷，提供了一种高深宽比的超结耐压层的高可靠性制备方法。
为了更好的理解上述技术方案，下面将结合具体的实施方式对上述技术方案进行详细说明，应当理解本发明实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
在本实施例中，提供了一种超结器件耐压层的制备方法，如图2所示，所述方法包括：
步骤S101，在衬底材料上生长并刻蚀第一外延材料，以在所述第一外延材料上形成相互间隔的N个第一沟槽，N为正整数；
步骤S102，用第二外延材料填充所述N个第一沟槽，所述第二外延材料的掺杂类型与所述第一外延材料的掺杂类型不相同；
步骤S103，抛光所述第二外延材料，至露出交替分布有所述第一外延材料和所述第二外延材料的光滑表面；
步骤S104，在所述光滑表面上生长并刻蚀所述第一外延材料，以形成与所述N个第一沟槽一一对齐的N个第二沟槽；
步骤S105，用所述第二外延材料填充所述N个第二沟槽，以与之前填充的所述第二外延材料对齐连通，形成交替设置的多对P型和N型立柱。
在具体实施过程中，所述外延层可以是N型外延层，也可以是P型外延层，在本实施例中不作限制。
在本申请实施例中，所述超结器件可以是VDMOS器件、超结二极管或超结IGBT器件，在此不作限制。
下面结合图2-10，以所述衬底材料1为重掺杂的N型衬底材料；所述第一外延材料2为N型掺杂材料；所述第二外延材料3为P型掺杂材料为例，来详细介绍本申请提供方法的详细步骤，其中，图3-图10依次为制造所述超结器件耐压层的过程中由先至后的工艺步骤图：
首先，执行步骤S101，如图3和4所示，在衬底材料1上生长并刻蚀第一外延材料2，以在所述第一外延材料2上形成相互间隔的N个第一沟槽21，N为正整数。
在具体实施过程中，所述衬底材料1可以为Si，Ge或Ⅲ-Ⅴ族化合物(如SiC、砷化镓、砷化铟、磷化铟等)，在此不作限制。
所述第一外延材料2也可以为Si，Ge或Ⅲ-Ⅴ族化合物(如SiC、砷化镓、砷化铟、磷化铟等)，在此不作限制。
在具体实施过程中，如图3和4所示，所述衬底材料1可以为N型重掺杂衬底，所述第一外延材料2为N型掺杂外延材料，当然，也可以是，所述衬底材料1可以为P型重掺杂衬底，所述第一外延材料2为P型掺杂外延材料，在此不作限制。
在具体实施过程中，当所述超结器件为IGBT器件时，所述衬底材料1包括：连接的N型衬底材料和P型衬底材料。
然后，执行步骤S102，如图5所示，用第二外延材料3填充所述N个第一沟槽21，所述第二外延材料3的掺杂类型与所述第一外延材料2的掺杂类型不相同。
所述第二外延材料3也可以为Si，Ge或Ⅲ-Ⅴ族化合物(如SiC、砷化镓、砷化铟、磷化铟等)，在此不作限制。
在本申请实施例中，所述填充所述N个第一沟槽21，可以是通过单次或多次外延工艺来填充第一沟槽21沟槽。
在具体实施过程中，如图5所示，所述衬底材料1可以为N型重掺杂衬底，所述第一外延材料2为N型掺杂外延材料，所述第二外延材料3为P型掺杂外延材料；当然，也可以是，所述衬底材料1可以为P型重掺杂衬底，所述第一外延材料2为P型掺杂外延材料，所述第二外延材料3为N型掺杂外延材料,在此不作限制。
在本申请实施例中，经研究，考虑到单次刻蚀和填充沟槽的深宽比过大时，刻蚀和填充工艺难度高，填充容易形成空洞和晶体缺陷，使漏电增大，产品可靠性降低。故本申请设置所述第一沟槽的深宽比小于等于40um:1um，以提高制备的耐压层的可靠性。
再下来，执行步骤S103，如图6所示，抛光所述第二外延材料3，至露出交替分布有所述第一外延材料2和所述第二外延材料3的光滑表面。
在本申请实施例中，所述抛光所述第二外延材料，包括：化学机械抛光所述第二外延材料。
具体来讲，在填充所述N个第一沟槽21的过程中，所述第二外延材料3会在所述第一外延材料2上覆盖一薄层，故通过步骤S103抛光一是使得表面光滑便于下一次生长第一外延材料2，二是打磨出交替分布有所述第一外延材料2和所述第二外延材料3的光滑表面，以便于后续填充的所述第二外延材料3能与之前填充的第二外延材料3连通。
在具体实施过程中，所述在衬底材料上生长并刻蚀第一外延材料之前，还包括：根据需要制备的耐压层的深宽比，确定生长所述第一外延材料的生长次数；
所述抛光所述第二外延材料至露出交替分布有所述第一外延材料和所述第二外延材料的光滑表面之后，还包括：生长所述第一外延材料M次，在每次生长所述第一外延材料之后，刻蚀所述第一外延材料形成间隔的沟槽；并在每次刻蚀所述第一外延材料后，用所述第二外延材料填充所述间隔的沟槽；在每次填充所述间隔的沟槽后，抛光所述第二外延材料至露出交替分布有所述第一外延材料和所述第二外延材料的光滑表面；其中，M等于所述生长次数减2。
具体来讲，根据需要制备的耐压层的深宽比，可以预先计算出需要重复步骤S101至步骤S103的次数，从而通过多次外延加沟槽刻蚀技术来制备出预设深宽比的满足可靠性要求的高深宽比耐压层。
具体来讲，所述根据需要制备的耐压层的深宽比，确定生长所述第一外延材料的生长次数，包括：
根据需要制备的耐压层的深宽比，确定生长所述第一外延材料的生长次数，以使的每次生长并刻蚀所述第一外延层材料形成的沟槽的深宽比小于等于40:1。
然后，执行步骤S104，如图7和8所示在所述光滑表面上生长并刻蚀所述第一外延材料2，以形成与所述N个第一沟槽21一一对齐的N个第二沟槽22。
同样，考虑到单次刻蚀和填充沟槽的深宽比过大时，刻蚀和填充工艺难度高，填充容易形成空洞和晶体缺陷，使漏电增大，产品可靠性降低。故本申请设置所述第二沟槽22的深宽比小于等于40um:1um，以提高制备的耐压层的可靠性。
再下来，执行步骤S105，如图9所示用所述第二外延材料3填充所述N个第二沟槽22，以与之前填充的所述第二外延材料对齐连通，形成交替设置的多对P型和N型立柱。
在执行了步骤S105后，如果制备的耐压层深宽比已满足预设参数，则继续生长外延材料，并在生在的外延材料上掺杂形成多个表面结构以制备出器件的具体功能区域，所述表面结构包括：第一掺杂阱区和设置在所述第一掺杂阱区内的第二掺杂阱区，所述第一掺杂阱区与所述第二掺杂阱区的掺杂类型不相同。
在执行了步骤S105后，如果制备的耐压层深宽比不满足预设参数，还需要继续制备耐压层，则如图10所示，继续抛光所述第二外延材料3，至露出交替分布有所述第一外延材料2和所述第二外延材料3的光滑表面，以便于后续继续重复步骤S104和步骤S105来增加耐压层深宽比。
具体来讲，本申请提供了一种新的制备超结耐压层的方法，该方法通过多次外延生长、刻蚀、填充和抛光工艺可以在保证可靠性的基础上实现更高的耐压层深宽比，同时可使工艺步骤减小，成本降低，可靠性提高。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
本申请实施例提供的超结器件耐压层的制备方法，先在衬底材料上做一次外延生长，然后刻蚀一部分形成沟槽，接着用不同掺杂的外延材料填充沟槽，最后进行化学机械抛光，接着再进行第二次外延生长，然后进行第二次刻槽和外延填充，如此重复，直至沟槽深度达到要求，即通过多次生长和填充来制备高深宽比的超结耐压层，以避免形成空洞和晶体缺陷，提供了一种高深宽比的超结耐压层的高可靠性制备方法。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种超结器件耐压层的制备方法，其特征在于，包括：
在衬底材料上生长并刻蚀第一外延材料，以在所述第一外延材料上形成相互间隔的N个第一沟槽，N为正整数；
用第二外延材料填充所述N个第一沟槽，所述第二外延材料的掺杂类型与所述第一外延材料的掺杂类型不相同；
抛光所述第二外延材料，至露出交替分布有所述第一外延材料和所述第二外延材料的光滑表面；
在所述光滑表面上生长并刻蚀所述第一外延材料，以形成与所述N个第一沟槽一一对齐的N个第二沟槽；
用所述第二外延材料填充所述N个第二沟槽，以与之前填充的所述第二外延材料对齐连通，形成交替设置的多对P型和N型立柱。
2.如权利要求1所述的方法，其特征在于，
所述在衬底材料上生长并刻蚀第一外延材料之前，还包括：
根据需要制备的耐压层的深宽比，确定生长所述第一外延材料的生长次数；
所述抛光所述第二外延材料至露出交替分布有所述第一外延材料和所述第二外延材料的光滑表面之后，还包括：
生长所述第一外延材料M次，在每次生长所述第一外延材料之后，刻蚀所述第一外延材料形成间隔的沟槽；并在每次刻蚀所述第一外延材料后，用所述第二外延材料填充所述间隔的沟槽；在每次填充所述间隔的沟槽后，抛光所述第二外延材料至露出交替分布有所述第一外延材料和所述第二外延材料的光滑表面；其中，M等于所述生长次数减2。
3.如权利要求2所述的方法，其特征在于，所述根据需要制备的耐压层的深宽比，确定生长所述第一外延材料的生长次数，包括：
根据需要制备的耐压层的深宽比，确定生长所述第一外延材料的生长次数，以使的每次生长并刻蚀所述第一外延层材料形成的沟槽的深宽比小于等于40:1。
4.如权利要求1所述的方法，其特征在于，所述第一沟槽和所述第二沟槽的深宽比均小于等于40:1。
5.如权利要求1所述的方法，其特征在于，所述衬底材料为重掺杂的N型衬底材料；所述第一外延材料为N型掺杂材料；所述第二外延材料为P型掺杂材料。
6.如权利要求1所述的方法，其特征在于，所述抛光所述第二外延材料，包括：
化学机械抛光所述第二外延材料。
7.如权利要求1-6任一所述的方法，其特征在于，用所述第二外延材料填充所述N个第二沟槽，以与之前填充的所述第二外延材料对齐连通，形成交替设置的多对P型和N型立柱之后，还包括：
生长外延材料，并在生在的外延材料上掺杂形成多个表面结构，所述表面结构包括：第一掺杂阱区和设置在所述第一掺杂阱区内的第二掺杂阱区，所述第一掺杂阱区与所述第二掺杂阱区的掺杂类型不相同。
8.如权利要求1-6任一所述的方法，其特征在于，所述超结器件为超结二极管、超结VDMOS或超结IGBT。
9.如权利要求8所述的方法，其特征在于，当所述器件为IGBT器件时，所述衬底材料包括：
连接的N型衬底材料和P型衬底材料。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710028090.9A CN106816376A (zh) | 2017-01-12 | 2017-01-12 | 一种超结器件耐压层的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710028090.9A CN106816376A (zh) | 2017-01-12 | 2017-01-12 | 一种超结器件耐压层的制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106816376A true CN106816376A (zh) | 2017-06-09 |
Family
ID=59111136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710028090.9A Pending CN106816376A (zh) | 2017-01-12 | 2017-01-12 | 一种超结器件耐压层的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106816376A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108878534A (zh) * | 2018-06-29 | 2018-11-23 | 上海华虹宏力半导体制造有限公司 | 超结结构及其制造方法 |
| CN111463262A (zh) * | 2020-04-13 | 2020-07-28 | 南京芯长征科技有限公司 | 高压超结衬底的制备方法 |
| CN113394097A (zh) * | 2020-03-11 | 2021-09-14 | 上海新微技术研发中心有限公司 | 半导体器件结构的制备方法 |
| CN115172466A (zh) * | 2022-09-05 | 2022-10-11 | 深圳市威兆半导体股份有限公司 | 一种超结vdmos新结构及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101853786A (zh) * | 2005-10-06 | 2010-10-06 | 胜高股份有限公司 | 半导体衬底的制造方法 |
| CN104779293A (zh) * | 2015-04-17 | 2015-07-15 | 上海华虹宏力半导体制造有限公司 | 沟槽型超级结器件的制造方法 |
| CN105489498A (zh) * | 2015-12-04 | 2016-04-13 | 矽力杰半导体技术(杭州)有限公司 | 超结半导体器件及其制造方法 |
-
2017
- 2017-01-12 CN CN201710028090.9A patent/CN106816376A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101853786A (zh) * | 2005-10-06 | 2010-10-06 | 胜高股份有限公司 | 半导体衬底的制造方法 |
| CN104779293A (zh) * | 2015-04-17 | 2015-07-15 | 上海华虹宏力半导体制造有限公司 | 沟槽型超级结器件的制造方法 |
| CN105489498A (zh) * | 2015-12-04 | 2016-04-13 | 矽力杰半导体技术(杭州)有限公司 | 超结半导体器件及其制造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108878534A (zh) * | 2018-06-29 | 2018-11-23 | 上海华虹宏力半导体制造有限公司 | 超结结构及其制造方法 |
| CN108878534B (zh) * | 2018-06-29 | 2020-11-24 | 上海华虹宏力半导体制造有限公司 | 超结结构及其制造方法 |
| US10923564B2 (en) | 2018-06-29 | 2021-02-16 | Shanghai Huahong Grace Semiconductor Manufacturing Corporation | Super-junction structure and method for manufacturing same |
| CN113394097A (zh) * | 2020-03-11 | 2021-09-14 | 上海新微技术研发中心有限公司 | 半导体器件结构的制备方法 |
| CN113394097B (zh) * | 2020-03-11 | 2022-09-09 | 上海新微技术研发中心有限公司 | 半导体器件结构的制备方法 |
| CN111463262A (zh) * | 2020-04-13 | 2020-07-28 | 南京芯长征科技有限公司 | 高压超结衬底的制备方法 |
| CN115172466A (zh) * | 2022-09-05 | 2022-10-11 | 深圳市威兆半导体股份有限公司 | 一种超结vdmos新结构及其制备方法 |
| CN115172466B (zh) * | 2022-09-05 | 2022-11-08 | 深圳市威兆半导体股份有限公司 | 一种超结vdmos新结构及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11342187B2 (en) | Method for producing a superjunction device | |
| CN106816376A (zh) | 一种超结器件耐压层的制备方法 | |
| CN107359118B (zh) | 一种超结功率器件耐压层的制作方法 | |
| CN102254796B (zh) | 形成交替排列的p型和n型半导体薄层的方法 | |
| CN101872724A (zh) | 超级结mosfet的制作方法 | |
| JP2019503071A (ja) | 炭化ケイ素超接合パワーデバイス用のエッジ終端設計 | |
| CN106575654B (zh) | 半导体装置中的简易电荷平衡 | |
| CN102315247B (zh) | 具有沟槽型终端结构的超级结半导体器件 | |
| JP5282818B2 (ja) | ダイオードの製造方法、及び、ダイオード | |
| CN114512406A (zh) | 超结器件的制造方法 | |
| WO2023216648A1 (zh) | 提高超结结构外延生长稳定性及半导体器件制备的方法 | |
| CN104409334B (zh) | 一种超结器件的制备方法 | |
| US9673273B2 (en) | High breakdown n-type buried layer | |
| WO2024036792A1 (zh) | 超结半导体器件及其制备方法 | |
| US9548399B2 (en) | Junction field effect transistor cell with lateral channel region | |
| CN103943471B (zh) | 外延层形成方法及半导体结构 | |
| CN110767744B (zh) | 超级结及其制造方法 | |
| CN104979214B (zh) | 一种超结结构的制备方法 | |
| CN109390233A (zh) | 一种沟槽式肖特基的制造方法 | |
| EP2416352A2 (en) | Methods for fabricating trench metal oxide semiconductor field effect transistors | |
| CN102751313B (zh) | 超级结器件及制造方法 | |
| CN104795327B (zh) | 一种制作平面型vdmos的方法及平面型vdmos | |
| US9425327B2 (en) | Junction field effect transistor cell with lateral channel region | |
| SE541290C2 (en) | A method for manufacturing a grid | |
| CN105932045B (zh) | 用于半导体元件的超接面结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170609 |
|
| RJ01 | Rejection of invention patent application after publication |