CN102315247B - 具有沟槽型终端结构的超级结半导体器件 - Google Patents

Abstract

本发明公开了一种具有沟槽型终端结构的超级结半导体器件，包括：半导体基底，第一电极；半导体区域，其包括有源区域和终端区域；有源器件，形成在所述有源区域内，包括多个等间距的第一沟槽；基极区，源极区；绝缘控制电极，钝化绝缘层；多个第二沟槽，形成于所述终端区域中，所述第一沟槽和第二沟槽内填充具有第二导电类型的半导体材料；第二电极，其连续覆盖在钝化绝缘层和第二沟槽之上；所述第二沟槽，其表面形状为环形且包围所述有源区域，环形的第二沟槽的拐角处为圆弧形状，其余地方为直线形状，且拐角处的宽度与直线处的宽度不相等。本发明能够优化超级结终端结构，降低外延生长成本。

Description

具有沟槽型终端结构的超级结半导体器件

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种具有沟槽型终端结构的超级结半导体器件。

背景技术

超级结MOSFET采用交替排列的N型和P型柱层(即半导体薄层)结构。对于N-沟道MOSFET，该结构在导通状态下，导通电流流经N型柱；在截至状态下，P型区和N型区相互耗尽可以获得高的击穿电压。由于不担心击穿电压的降低可以采用较薄的N型外延层和较高的N型掺杂量，所以在维持高的击穿电压的情况下可以获得较低的导通电阻(Rson)。对P-沟道MOSFET，则搞好相反。

尽管对于超级结MOSFET可以在维持较高击穿电压的同时提供较低的导通电阻，但其中有诸多问题还待解决，比如P柱层和N柱层的形成方法问题，终端结构的设计问题等。

对于超级结MOSFET的终端结构设计，则不能像传统VDMOS采用浮环和场板的设计，因为超级结的外延层掺杂比一般VDMOS的掺杂浓度高。超级结MOSFET的终端结构一般采用环形沟槽设计，而环形沟槽对硅外延填充是一个挑战，因为外延生长和晶向有关，不同的晶向外延生长速率不同，填充能力也不同。

发明内容

本发明要解决的技术问题是提供一种具有沟槽型终端结构的超级结半导体器件，能够优化超级结终端结构，降低外延生长成本。

为解决上述技术问题，本发明的具有沟槽型终端结构的超级结半导体器件包括：

半导体基底；

第一电极，形成在所述半导体基底的背面；

半导体区域，形成在所述半导体基底的上端面；其具有第一导电类型，包括有源区域和终端区域；

有源器件，形成在所述有源区域内，包括多个等间距的第一沟槽，沟槽内填充具有第二导电类型的半导体材料；

具有第二传导类型的基极区，其在相邻的两个第一沟槽之间的半导体区域中形成；

具有第一传导类型的源极区，其在基极区内形成；

绝缘控制电极，其临近所述基极区和源极区，并配置成控制在所述源极区和第一电极之间的电流流动；

钝化绝缘层，其覆盖在所述绝缘控制电极顶部及周围；

多个第二沟槽，形成于所述终端区域中；所述第二沟槽内填充具有第二导电类型的半导体材料；

第二电极，其连续覆盖在钝化绝缘层和第二沟槽之上；其中：

所述第二沟槽，其表面形状为环形且包围所述有源区域，环形的第二沟槽的拐角处为圆弧形状，其余地方为直线形状，且拐角处的宽度与直线处的宽度不相等。

采用本发明的超级结半导体器件，由于在终端区域(终端结构)采用环形的第二沟槽并包围有源区，环形的第二沟槽的拐角处的宽度和直边处的宽度不一致，优化了超级结终端结构，因此当在第二沟槽内进行硅外延生长填充时，使拐角处的填充和直边处的填充同时完成，从而提高填充效率，降低CMP的研磨时间，降低外延生长生产成本。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是超级结MOSFET结构截面示意图；

图2是表面取向为(100)晶面的沟槽主侧壁，终端结构示意图；

图3是表面取向为(110)晶面的沟槽主侧壁，终端结构示意图。

具体实施方式

外延的生长速率和表面晶向有关，对于环形沟槽型终端结构，由于在同一个环内，沟槽侧壁的晶向有变化，从而导致外延生长速率的变化；若在同一个环内沟槽宽度相同，则存在有些地方的沟槽已经填好，有些地方则还未填好的情况，主要体现在直边处和拐角处的差异；因此会降低外延填充的效率，从而使生产成本提高。在沟槽主侧壁(除拐角处以外)晶向为(100)时，直边处的生长速率大于拐角处的生长速率；在沟槽主侧壁为(110)晶面时则情况相反。本发明根据沟槽主侧壁不同晶向，调整拐角处和直边处沟槽宽度，使拐角处和直边处外延填充同时完成，从而提高填充效率，降低CMP的研磨时间，降低生产成本。

具体方式为：在终端结构的同一个环内，对沟槽主侧壁晶面为(100)时，拐角处的宽度小于直边处的宽度；对沟槽主侧壁晶面为(110)时，直边处的宽度小于拐角处的宽度。由于超级结要维持第一导电类型和第二导电类型的平衡，环内沟槽宽度的变化会导致电荷平衡的失配；对于沟槽主侧壁晶面为(100)时，在两个环的拐角处之间增加一段沟槽以补偿拐角处沟槽缩小引起的载流子量的减小；对于沟槽主侧壁晶面为(110)时，在两个环的直边处之间增加一段沟槽以补偿直边处沟槽缩小引起的载流子量的减小。

所述(100)晶面包括其等效晶面(010，001)等；(110)晶面包括其等效晶面(101，011)等。

参见图1所示，所述具有沟槽型终端结构的超级结半导体器件包括：

半导体基底1，为具有第一掺杂类型的半导体材料，大概0.001-0.009ohm.cm的掺杂电阻率，典型的是掺有As(砷)或Sb(锑)的N型硅基底。

第一电极12，形成在所述半导体基底1的背面(即图1所示的下端面)。

半导体区域2，形成在所述半导体基底1的上端面；其具有第一导电类型(即第一掺杂类型)，包括有源区域和终端区域。典型的是电阻率为1-10ohm.ch的掺有P(磷)的N型硅外延材料。

有源器件，形成在所述有源区域内，包括多个等间距的第一沟槽3，第一沟槽3内填充具有第二导电类型(即第二掺杂类型)的半导体材料，其具体材料如掺B(硼)的硅外延生长等。第一沟槽3的深度与半导体区域2的厚度相同或接近(即第一沟槽3贯通所述半导体区域2，或未完全贯通所述半导体区域2)，第一沟槽3的典型宽度在1-10μm。

具有第二传导类型的基极区6，其在相邻的两个第一沟槽3之间的半导体区域2中形成。

具有第一传导类型的源极区5，其在基极区6内形成。

绝缘控制电极8，其临近所述基极区和源极区，位于两个第一沟槽3之间，包括栅极介质层10和栅极9，并配置成控制在所述源极区5和第一电极12之间的电流流动。

钝化绝缘层7，其覆盖在所述绝缘控制电极8顶部及周围。

第二电极12，其连续覆盖在钝化绝缘层7和第二沟槽4之上。

多个第二沟槽4，形成于所述终端区域中；所述第二沟槽4内填充具有第二导电类型(即第二掺杂类型)的半导体材料，其具体材料如掺B(硼)的硅外延生长等；所述第二沟槽4表面形状为环形且包围所述有源区域，环形的第二沟槽的拐角处为圆弧形状，其余地方为直线形状，且拐角处的宽度与直线处的宽度不相等。第二沟槽4的深度与半导体区域2的厚度相同或接近(即第二沟槽4贯通所述半导体区域2，或未完全贯通所述半导体区域2)，第二沟槽4的典型宽度在1-10μm。

参见图2所示，对于表面取向为(100)晶面的沟槽主侧壁，第一沟槽3的表面形状为长条形，其宽度和间距相同。第二沟槽4的表面形状为环形，并包围第一沟槽3。对于表面取向为(100)晶面的沟槽主侧壁，环形的第二沟槽4的拐角处的宽度小于直线处的宽度。所述第二沟槽的宽度在同一个环内是不均匀的，对于表面取向为(100)晶面的沟槽主侧壁，位于两个环形的第二沟槽的拐角处之间设有弧形的第三沟槽13。所述第三沟槽13的深度与第一沟槽3和第二沟槽4相同，且第三沟槽13中的载流子量等于比第三沟槽13靠内的一个第二沟槽4的直边处的载流子的量与拐角处载流子的量的差值。各相邻的两个第二沟槽4之间的间距可以是相等的，也可以是不相等的。各环形的第二沟槽4的形状和宽度，可以是相同的，也可以是不同的，也可以是部分相同。

参见图3所示，对于表面取向为(110)晶面的沟槽主侧壁，第一沟槽3的表面形状为长条形，其宽度和间距相同。第二沟槽4的表面形状为环形，并包围第一沟槽3。对于表面取向为(110)晶面的沟槽主侧壁，对于同一环形的第二沟槽4的直线处的宽度小于拐角处的宽度。所述第二沟槽4的宽度在同一个环内是不均匀的，对于表面取向为(110)晶面的沟槽主侧壁，位于两个环形的第二沟槽4的直线处之间设有直线形的第四沟槽14。所述第四沟槽14的深度与第一沟槽3和第二沟槽4相同，且第四沟槽14中的载流子量等于比该第四沟槽14靠内的一个第二沟槽4中直线处载流子总量与拐角处载流子量的差值。各相邻的两个第二沟槽4之间的间距可以是相等的，也可以是不相等的。各环形的第二沟槽4的形状和宽度，可以是相同的，也可以是不同的，也可以是部分相同。

实施例1：

结合图1所示，在浓掺杂的硅基底(半导体基底1)上生长N型外延层(半导体区域2)，如掺P的厚度为50μm的低掺杂的外延层。随后在N型外延层形成源极区5和基极区6。生长深沟槽刻蚀阻挡层(硬掩膜)或CMP研磨阻挡层，如氧化物、氮化物或氮氧化物层。该阻挡层可以是单层的，也可以是多层的，例如第一氧化物+第二氧化物，或氧化物+氮化物，或氧化物+氮化物+氧化物。然后定义深沟槽刻蚀区域，即第一沟槽3，第二沟槽4，第三沟槽13的区域，进行深沟槽刻蚀，沟槽主侧壁的晶面为(100)。例如第一沟槽3的宽度为5μm，第二沟槽4的直边处的宽度为5μm，拐角处的宽度为4μm，13的宽度为1μm。三者的深度都是45μm。第一沟槽3的间距相同，第二沟槽4的间距可以相同也可以不同。刻蚀后去除光刻胶(如果有)和部分或全部硬掩膜，然后进行外延生长填充沟槽。外延填充后进行CMP平坦化，平坦化后完全去除硬掩膜。接下来生长栅极介质层10(如二氧化硅)和栅极9(如多晶硅)，然后定义绝缘控制电极区域进行刻蚀，以形成绝缘控制电极8。生长绝缘钝化层7并进行图形化刻蚀，使其完全覆盖绝缘控制电极8。然后淀积第二电极11材料(如铝)并进行图形化刻蚀。最后对半导体基底1进行背面减薄并形成第一电极12(如银合金)。

实施例2：

结合图1所示，在浓掺杂的硅基底(半导体基底1)上生长N型外延层(半导体区域2)，如掺P的厚度为50μm的低掺杂的外延层。随后在N型外延层形成源极区5和基极区6。然后生长深沟槽刻蚀阻挡层(硬掩膜)或CMP研磨阻挡层；如氧化物、氮化物或氮氧化物。该阻挡层可以是单层的，也可以是多层的，例如第一氧化物+第二氧化物，或氧化物+氮化物，或氧化物+氮化物+氧化物。然后定义深沟槽刻蚀区域，即第一沟槽3，第二沟槽4和第四沟槽14的区域，进行深沟槽刻蚀，沟槽主侧壁的晶面为(110)。例如，第一沟槽3的宽度为4μm，第二沟槽4的直边处的宽度为4μm，拐角处的宽度为5μm，第四沟槽14的宽度为1μm。三者的深度都是45μm。第一沟槽3的间距相同，第二沟槽4的间距可以相同也可以不同。刻蚀后去除光刻胶(如果有)和部分或全部硬掩膜，然后进行外延生长填充沟槽。外延填充后进行CMP平坦化，平坦化后完全去除硬掩膜。接下来生长栅极介质层10(如二氧化硅)和栅极9(如多晶硅)，然后定义绝缘控制电极区域进行刻蚀，以形成绝缘控制电极8。生长绝缘钝化层7并进行图形化刻蚀，使其完全覆盖绝缘控制电极8。然后淀积第二电极11材料(如铝)并进行图形化刻蚀。最后对半导体基底1进行背面减薄并形成第一电极12(如银合金)。

在以上的说明中所涉及的附图未严格按比例绘制，只是作为一般的说明使用，目的是为了便于理解本发明的内容。

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (8)

1.一种具有沟槽型终端结构的超级结半导体器件，包括：

半导体基底；

第一电极，形成在所述半导体基底的背面；

半导体区域，形成在所述半导体基底的上端面；其具有第一导电类型，包括有源区域和终端区域；

有源器件，形成在所述有源区域内，包括多个等间距的第一沟槽，沟槽内填充具有第二导电类型的半导体材料；

具有第二传导类型的基极区，其在相邻的两个第一沟槽之间的半导体区域中形成；

具有第一传导类型的源极区，其在基极区内形成；

绝缘控制电极，其临近所述基极区和源极区，并配置成控制在所述源极区和第一电极之间的电流流动；

钝化绝缘层，其覆盖在所述绝缘控制电极顶部及周围；

多个第二沟槽，形成于所述终端区域中；所述第二沟槽内填充具有第二导电类型的半导体材料；

第二电极，其连续覆盖在钝化绝缘层和第二沟槽之上；其特征在于：

所述第二沟槽，其表面形状为环形且包围所述有源区域，环形的第二沟槽的拐角处为圆弧形状，其余地方为直线形状，且对于表面取向为(100)晶面的沟槽主侧壁，环形的第二沟槽的拐角处的宽度小于直线处的宽度；对于表面取向为(110)晶面的沟槽主侧壁，环形的第二沟槽的直线处的宽度小于拐角处的宽度。

2.根据权利要求1所述的半导体器件，其特征在于：所述第二沟槽的宽度在同一个环内是不均匀的，对于表面取向为(100)晶面的沟槽主侧壁，位于两个环形的第二沟槽的拐角处之间设有第三沟槽。

3.根据权利要求2所述的半导体器件，其特征在于：所述第三沟槽的深度与第一沟槽和第二沟槽相同，且第三沟槽中的载流子量等于比第三沟槽靠内的一个第二沟槽中直线处载流子总量与拐角处载流子量的差值。

4.根据权利要求1所述的半导体器件，其特征在于：所述第二沟槽的宽度在同一个环内是不均匀的，对于表面取向为(110)晶面的沟槽主侧壁，位于两个环形的第二沟槽的直线处之间设有第四沟槽。

5.根据权利要求4所述的半导体器件，其特征在于：所述第四沟槽的深度与第一沟槽和第二沟槽相同，且第四沟槽中的载流子量等于比该第四沟槽靠内的一个第二沟槽中直线处载流子总量与拐角处载流子量的差值。

6.根据权利要求1所述的半导体器件，其特征在于：各相邻的两个第二沟槽之间的间距可以是相等的，也可以是不相等的。

7.根据权利要求1所述的半导体器件，其特征在于：各环形的第二沟槽的形状和宽度，可以是相同的，也可以是不同的，也可以是部分相同。

8.根据权利要求1所述的半导体器件，其特征在于：所述第一沟槽内部填充材料的电阻率可以是均匀的，也可以是不均匀的。

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