CN106158955A - 功率半导体器件及其形成方法 - Google Patents

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Abstract

一种功率半导体器件及其形成方法，其中功率半导体器件包括：基底；位于器件区的功率器件；位于终端区的终端结构；终端结构包括：位于基底正面中且环绕功率器件的环形沟槽、位于环形沟槽中的掺杂半导体材料层，半导体材料层与基底的掺杂类型相反。首先，本方案的终端结构的结构简单；其次，本方案终端结构中，沟槽内具有掺杂的半导体材料层，区别于传统深沟槽终端结构的介电材料介质作为填充物，无需再额外形成掺杂区，工艺步骤简单；最后，对于终端结构的环形沟槽数量、深度、环形沟槽的宽度、相邻两沟槽之间间距、半导体材料层的掺杂浓度，可根据具体的功率器件的击穿电压进行选择，以使功率半导体器件具有良好耐压特性。

Description

功率半导体器件及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种功率半导体器件及其形成方法。
背景技术
在半导体技术领域，我们希望功率器件能够承受高关断电压并具有低导通压降。常用的功率器件包括：绝缘栅双极型晶体管(Insulated-Gate BipolarTransistor，IGBT)、或垂直双扩散金属氧化物半导体(Vertical Double-diffusedMetal-Oxide Semiconductor，VDMOS)场效应晶体管。功率器件可作为开关使用。
以IGBT为例，参照图1，IGBT包括：基底1，具有N型掺杂；栅极2，位于基底1正面S1上方；位于栅极2两侧基底中的P型阱区3、位于P型阱区3中的N型掺杂的源极4，P型阱区3伸入栅极2下方，P型阱区3和源极4通过金属电极5短接；缓冲层6，位于基底1背面S2中且具有N型掺杂；位于缓冲层6上的P型掺杂的集电极层7。沿垂直于正面S1方向，P型阱区3、基底1和集电极层7构成PNP型双极晶体管，基底1作为基极，P型阱区3作为发射极。
其工作原理为：
在IGBT关断和导通过程中，集电极层7始终施加正电压；
当需要IGBT导通时，在栅极2与金属电极5之间施加启动电压，以在栅极2下的P型阱区3表面形成沟道，给PNP型双极晶体管提供基极电流，IGBT导通，箭头表示电流流向；缓冲层6比基底1为重掺杂，其中的N型载流子向基底1中扩散而使基底1中载流子浓度增大，电流增大，导通压降低；当需要IGBT关断时，在栅极2与金属电极5之间施加关闭电压，沟道消失，IGBT关断。
由于集电极层7上还施加有正电压，在IGBT关断时，在基底1中存在电流流动，进而在基底1中产生垂直于基底1正面方向的高压电场，使得P型阱区3与基底1之间的PN结反偏，高压电场集中于PN结上使得该PN结被击穿的风险增大，该PN结上所能承受的最大反向电压为IGBT的击穿电压。为增强功率器件的耐压特性，现有技术的一种做法是：环绕功率器件设有终端结构(Termination Structure)，终端结构用于对高压电场进行分压以避免高压电场在上述PN结集中，确保了功率器件的耐压能力。另外，在后续沿切割道切割芯片后，基底侧壁呈现凹凸不平的状态，终端结构可防止功率器件导通及关断过程中的电场传播至基底侧壁而造成漏电。
现有技术中常用的终端结构包括：场板(Field Plate)、场限环(Field LimitRing)或两者的结合、或深环形沟槽终端结构。
参照图2，图2为场限环和场板相结合的终端结构的示意图，终端结构8包括：分别环绕功率器件9的多个场限环80，每个场限环80通过场板81接出。其中，每个场限环80是通过对基底1的正面S1进行离子注入形成，场限环80与基底1中的掺杂类型相反。在IGTBT关断过程中，在场板81上施加偏置电压，基底1内的高压电场线向场限环80中扩散，对高压电场起到分压作用，抑制表面电场集中，提高了功率器件的耐压特性。但是，由于离子注入的深度较浅，为增加对高压电场的分压，需增加场限环的数量较多，这造成终端结构占用基底区域较大。
参照图3，图3为深环形沟槽终端结构的示意图，深环形沟槽终端结构包括：深环形沟槽、及位于深环形沟槽中的介电材料10、位于介电材料10上的场板11，场板11覆盖部分介电材料10。深环形沟槽终端结构的工作原理是：场板11上施加有偏置电压，等势线A终止在介电材料10内，避免高压电场在功率器件内集中。深环形沟槽具有较深深度，终端结构占用基底区域较小，但是，为避免深环形沟槽的外侧侧壁向外漏电，需要环绕介电材料10对基底进行反型浅掺杂而形成掺杂区12，对掺杂区12施加偏置电压，掺杂区12中的载流子向下扩散并在深环形沟槽径向外侧侧壁集中，集中的载流子将高压电场约束在介电材料10内部，有效抑制深环形沟槽外侧侧壁漏电。
在深环形沟槽终端结构形成过程中，需进行额外掺杂形成掺杂区12，这增加了工艺步骤，且增加的工艺步骤会影响基底上的其他器件结构的电学性能。
发明内容
本发明解决的问题是：现有深环形沟槽终端结构形成过程中，需额外掺杂形成掺杂区，这增加了工艺步骤，且增加的工艺步骤会影响基底上的其他器件结构的电学性能。
为解决上述问题，本发明提供一种功率半导体器件，该功率半导体器件包括：
基底，具有器件区和终端区，所述终端区环绕器件区；
位于所述器件区的功率器件；
位于所述终端区的终端结构；
所述终端结构包括：位于所述基底正面中且环绕所述功率器件的环形沟槽、位于所述环形沟槽中的掺杂半导体材料层，所述半导体材料层与基底的掺杂类型相反。
可选地，所述沟槽的数量为至少1个。
可选地，所述沟槽的数量为至少2个，所有沟槽在所述基底正面均匀排布。
可选地，所述半导体材料层为多晶硅层。
可选地，所述功率器件为绝缘栅双极型晶体管、或垂直双扩散金属氧化物半导体场效应晶体管。
本发明还提供一种功率半导体器件的形成方法，该形成方法包括：
提供基底，所述基底具有器件区和环绕所述器件区的终端区；
在所述器件区形成功率器件；
在所述终端区中，在所述基底正面形成环绕所述功率器件的环形沟槽；
在所述环形沟槽中形成掺杂半导体材料层，所述半导体材料层与基底的掺杂类型相反。
可选地，在形成所述功率器件之前，在所述终端区中形成环形沟槽及位于所述沟槽中的半导体材料层。
可选地，在所述基底正面形成环绕所述功率器件的所述环形沟槽的方法包括：
在所述基底的正面形成图形化的掩膜层，定义出环形沟槽的位置；
以所述图形化的掩膜层为掩膜，刻蚀部分厚度的基底形成所述环形沟槽；
去除所述图形化的掩膜层。
可选地，所述图形化的掩膜层材料为光刻胶或硬掩模材料。
可选地，在所述环形沟槽中形成掺杂半导体材料层的方法包括：
在所述基底的正面和环形沟槽中沉积半导体材料，并在沉积过程中对半导体材料进行原位掺杂，至所述环形沟槽中的半导体材料的上表面高于基底正面；
对所述半导体材料进行平坦化，去除高于所述基底正面的半导体材料，剩余所述环形沟槽中的半导体材料作为半导体材料层。
可选地，使用化学机械研磨法或回刻工艺，对所述半导体材料进行平坦化。
可选地，所述沟槽的数量为至少1个。
可选地，所述沟槽的数量为至少2个，所有沟槽在所述基底正面均匀排布。
可选地，所述半导体材料层为多晶硅层。
可选地，述功率器件为绝缘栅双极型晶体管、或垂直双扩散金属氧化物半导体场效应晶体管。
与现有技术相比，本发明的技术方案具有以下优点：
在本方案提供一种新的环绕功率器件的环形终端结构，该终端结构包括环形沟槽、位于环形沟槽中的半导体材料层，半导体材料层与基底中的掺杂类型相反。在该终端结构中，半导体材料层与基底的掺杂类型相反而形成PN结，在功率器件关断过程中，基底内的高压电场线向上述PN结扩散，并在该PN结附近形成耗尽层。随着反偏电压升高，耗尽层从环形沟槽侧壁向环形沟槽内外两个方向扩展，靠近功率器件的环形沟槽的耗尽层与功率器件的耗尽层相连。当环形沟槽的数量为多个时，相邻两环形沟槽之间的耗尽层相连，这改变了基底正面附近的电势分布，使得功率器件的基底表面的高压电场分散，避免了表面电场集中，进而削弱了电场集中效应，防止功率器件被击穿，提升了功率半导体器件的耐压特性，功率半导体器件的击穿电压较高。
首先，与现有技术相比，本方案的终端结构中，环形沟槽中填充满掺杂的半导体材料层，区别于传统深环形沟槽终端结构以介质作为填充物。由于半导体材料层中具有掺杂，因此在其上方无需形成有极板，在环形沟槽外侧侧壁也无需形成掺杂区。本方案的终端结构的结构简单，成本较低。
其次，与现有技术相比，本方案无需在环形沟槽侧壁再形成掺杂区，工艺步骤得到简化，避免了额外的工艺步骤对基底上的其他器件结构的电学性能可能造成的影响。
最后，对于终端结构的环形沟槽数量、环形沟槽深度、环形沟槽的宽度、相邻两环形沟槽之间间距、环形沟槽中半导体材料层的掺杂浓度，可根据具体的功率器件的击穿电压进行选择，以使功率半导体器件具有良好的耐压特性。
附图说明
图1是现有技术的绝缘栅双极型晶体管的剖面图；
图2是现有一种终端结构的剖面图；
图3是现有另一种终端结构的剖面图；
图4是本发明具体实施例的功率半导体器件的剖面图；
图5是本发明具体实施例的功率半导体器件中，功率器件关断过程中的等势线分布示意图；
图6是功率半导体器件的反偏特性曲线示意图，横轴表示反向电压，竖轴表示漏电流，曲线C为使用传统终端结构的功率半导体器件的反偏特性曲线；
曲线D为使用本实施例终端结构的功率半导体器件的反偏曲线，其中环形沟槽的深度为10μm；
曲线E为使用本实施例终端结构的功率半导体器件的反偏曲线，其中环形沟槽的深度为40μm；
图7～图14为本发明具体实施例的功率半导体器件在形成过程的各个阶段的剖面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图4，本实施例具有终端结构的功率半导体器件包括：
基底100，具有器件区I和环绕器件区I的终端区II，基底100具有第一型掺杂，本实施例的第一型掺杂为N型掺杂；
位于器件区I的基底中的功率器件200，本实施例的功率器件200为绝缘栅双极型晶体管；
位于终端区II的终端结构300；
终端结构300包括：位于基底100正面S1中且分别环绕功率器件200的三个环形沟槽(图中未标号)、位于环形沟槽内部且具有第二型掺杂的半导体材料层301。
在三个环形沟槽中，位于外侧的环形沟槽环绕内侧的环形沟槽，并沿径向间隔分布，第一型掺杂与第二型掺杂为两反型掺杂。本实施例的第一型掺杂为N型掺杂，第二型掺杂为P型掺杂。在其他实施例中，还可以是：第一型掺杂为P型掺杂，第二型掺杂为N型掺杂。另外，在终端区II，基底100的正面S1上及半导体材料层301上覆盖有保护层302，保护层302用于保护半导体材料层301免遭杂质污染。保护层302可选择氧化层或氮化硅层等。
功率器件200包括：
栅介质层201、位于栅介质层201上的栅极202；
位于栅极202两侧基底中且具有第二型掺杂的阱区203，伸入栅极202下方；
位于栅极202两侧阱区203中且具有第一型掺杂的源极204，与阱区203通过电极205短接，电极205与栅极202之间通过层间介质层206隔离，电极205作为发射极；
位于基底100背面S2中的缓冲层207、和位于缓冲层207上的集电极层208。本实施例仅示出栅极202两侧基底中的阱区203，此仅为示例。在其他示例中，栅极两侧的阱区分布与具体的器件结构有关，可根据需要在栅极一侧或栅极周围围绕栅极的更多位置形成阱区。
在功率器件200关断过程中，在器件区I的基底100中形成有高压电场，因此，基底100相比于阱区203为正电压，基底100为N型掺杂且阱区203为P型掺杂，这时阱区203与基底100之间的PN结反偏。此时，阱区203与基底100的反偏PN结所能承受的最大反偏电压为功率器件200的击穿电压。
结合参照图5，图5为功率器件200在关断过程中产生的高压等势线在终端区II分布，半导体材料层301与基底100中的掺杂类型相反而形成反偏PN结，在每个环形沟槽的侧壁靠近基底100的正面S1处，基底100中的空穴会横向扩散到半导体材料层301内，且半导体材料层301中的电子会横向扩散到基底100内，最终形成耗尽层B(图5中的阴影区域)。
随着反偏电压升高，相邻两半导体材料层301之间的耗尽层B相连，靠近阱区203的半导体材料层301内的耗尽层B与阱区203附近的耗尽层相连，使得基底100扩散至阱区203的空穴减少，削弱了功率器件200关断时在基底100的正面S1附近产生的高压电场集中效应，使得高压电场向终端区扩散，相对减小了阱区203与基底100之间形成的PN结所承受的反向电压，有效避免了功率器件200被提前击穿，增强了功率半导体器件的耐压特性。其中，功率半导体器件的耐压特性可用功率器件200的集电极层208上所能施加的最大正电压来表示，功率半导体器件的耐压特性强，表明集电极层208上所能施加的最大正电压值较大，这相对扩宽了功率半导体器件的应用场合。
首先，与图2所示现有技术相比，本实施例的终端结构300中，环形沟槽亦为深环形沟槽，但环形沟槽中填充满掺杂半导体材料层301，无需再额外形成掺杂区，工艺步骤得到简化，避免了额外的工艺步骤对基底上的其他器件结构的电学性能可能造成的影响。由于深环形沟槽的原因，与图1所示现有技术相比，终端结构300的数量无需太多，可设为至少一个，减小占用基底100的正面S1的区域面积，功率半导体器件的特征尺寸较小。
其次，本实施例的半导体材料层301为多晶硅层，多晶硅中的载流子寿命较短，载流子寿命是指少子从产生到复合的平均时间，载流子寿命反映了半导体材料在外界作用(如光或电场)下内部载流子由非平衡状态向平衡状态过渡的弛豫特性。多晶硅是由许多单晶颗粒组成的，在相邻单晶晶粒之间存在晶粒间界，对应若干单晶颗粒形成有若干晶粒间界。一方面，多晶硅中载流子的运动会受到晶粒间界的散射，载流子的能量被快速消耗，载流子寿命较短；另一方面，晶粒间界是载流子的复合中心，大量的复合中心可促进载流子复合，从而降低少数载流子寿命。
由于载流子寿命低，终端结构300在功率器件200关断过程的反向漏电流较低，缩短关断时间，实现开关快速关断。根据上文所述，多晶硅中载流子寿命受到晶粒间界浓度和复合中心浓度的影响，而多晶硅内晶粒间界和复合中心浓度又受到多晶硅形成工艺的影响，因此在多晶硅沉积过程中，可通过控制沉积过程的工艺条件以形成较大浓度的晶粒间界和复合中心，以获得较短载流子寿命。
除多晶硅外，半导体材料层还可以是III族材料、V族材料或者多种材料的混合材料。相比于其他材料，多晶硅具有良好的填充性与致密性，更能较好地填充具有高深宽比的环形沟槽，内部基本无间隙，能够起到良好的稳压效果。基于这种性质，半导体材料层301的密度分布均匀且致密性较高，使得关断过程中的高压电场能够在基底100中均匀有序排布。
再者，对于终端结构300的环形沟槽数量、环形沟槽深度、环形沟槽的宽度、相邻两环形沟槽之间间距、环形沟槽中多晶硅掺杂浓度，可根据具体的功率器件来进行选择，以实现显著地增强功率半导体器件耐压特性。
在本实施例中，终端结构300包括三个环形沟槽，但不限于此。在具体应用场合，可根据功率器件200的击穿电压，合理选择环形沟槽的数量，以获得具有较高耐压特性的功率半导体器件。对于同一功率器件200而言，环形沟槽的数量与功率半导体器件的耐压特性呈正相关：环形沟槽的数量越多，功率半导体器件的耐压特性越强。
这是因为，对于同一功率器件200而言，环形沟槽的数量越多，在基底100正面S1附近产生的耗尽层数量越多，高压电场向外扩散的区域越大，终端结构300高压电场的分压越多，极大降低了作用在基底100和阱区302形成的PN结上的反向电压，有效避免功率器件200被击穿，进而增强了功率半导体器件的耐压特性。而对于不同功率器件200而言，对于击穿电压较小的功率器件200，由于其本身击穿电压太小，因此需要设置较多环形沟槽数量，才能使终端结构300对高压电场分压较多；而对于击穿电压较大的功率器件200，由于其本身所能承受的最大反向电压较大，因此仅需设置较少环形沟槽数量，使终端结构300对高压电场分压较少，就能够满足功率半导体器件所需的耐压特性。
但是当环形沟槽数量超过一定数量后，若再予以增加，由于外侧的环形沟槽距离功率器件较远，其分压也明显减少，功率半导体器件的耐压特性很难再得到明显增强。而且，环形沟槽的数量较多，终端结构会占用较多的基底100的正面S1区域面积，造成功率半导体器件尺寸较大。
在本实施例中，当终端结构300中环形沟槽的数量为多个，相邻两环形沟槽之间的间距会影响到终端结构的性能。如果间距较大，则在高压电场还没有传播到外侧环形沟槽时，内侧环形沟槽中的多晶硅会因承受较大高压电场被击穿，导致失效。如果间距较小，高压电场更容易在外侧环形沟槽中聚集，造成外侧环形沟槽中的多晶硅被击穿。另外，如果相邻两环形沟槽之间间距较大，终端结构会占用较多的基底100的正面S1区域面积，造成功率半导体器件尺寸较大。因此，对应具体功率器件选择相邻两环形沟槽之间间距来改善其耐压特性。
在本实施例中，环形沟槽的深度为30μm，在此深度下，不仅功率半导体器件具有良好的耐压特性，而且能够避免环形沟槽中的半导体材料层301被击穿而造成终端结构300失效。但环形沟槽的深度不限于本实施例数值，可根据具体的功率器件进行选择。
结合参照图6，图6为功率半导体器件的反偏特性曲线示意图，横轴表示反向电压，竖轴表示漏电流，其中曲线C为使用传统终端结构的功率器件的反偏特性曲线，对应的击穿电压为688V；曲线D为使用本实施例的终端结构的功率半导体器件的反偏曲线，其中环形沟槽深度为10μm，对应的击穿电压为850V，此处的击穿电压为集电极层208所能施加的最大正电压值；曲线E为使用本实施例终端结构的功率半导体器件的反偏曲线，其中环形沟槽深度为40μm，对应的击穿电压为1380V。其中，每个曲线的拐角处对应的反向电压为功率半导体器件的击穿电压。
从图中可以看出，首先，对比曲线C与曲线D和E，与传统的终端结构相比，本方案的功率半导体器件的耐压特性得到明显提升。其次，对比曲线D和E，对于同一功率器件200而言，功率半导体器件的耐压特性与环形沟槽深度呈正相关：环形沟槽的深度越深，功率半导体器件的击穿电压越高，耐压特性越强。
这是由于较深的环形沟槽深度增大了耗尽层体积，环形沟槽侧壁附近的耗尽层区域越大，可以较大幅度减小作用在基底100和阱区203形成的PN结上的反向电压，增强功率半导体器件的耐压特性，增大了功率半导体器件的击穿电压。据此，可根据具体的功率器件200的击穿电压来合理设计环形沟槽深度，不受本实施例环形沟槽深度的限制。对于击穿电压较小的功率器件200而言，设计环形沟槽的深度较深，才能获得所需的耐压特性；而对于击穿电压较大的功率器件200，设计环形沟槽的深度较浅，就能获得所需的耐压特性。
需要说明的是，如果环形沟槽深度较浅，基底100中的电子会扩散进入多晶硅302而造成其掺杂完全反型，终端结构300被击穿而失效。由于耗尽层形成于环形沟槽侧壁靠近基底100的正面附近，因此当环形沟槽达到一定深度后，再增加环形沟槽深度，功率半导体器件的击穿电压很难再得到明显提升，而且此时再增加环形沟槽深度，也会造成浪费，增加制造成本。
在本实施例中，环形沟槽的宽度也会影响到功率半导体器件的耐压特性，环形沟槽宽度与功率半导体器件的耐压特性正相关：环形沟槽的宽度较宽，功率半导体器件的耐压特性增强，功率半导体器件的击穿电压越高。环形沟槽宽度较宽，增大了耗尽层的扩散区域，起到更多分压，增强了功率半导体器件的耐压特性。如果环形沟槽的宽度较窄，耗尽层的扩散区域较小，环形沟槽沿径向方向的内侧侧壁和外侧侧壁的耗尽层B，在半导体材料层301内存在重叠的问题，导致半导体材料层301被击穿而造成终端结构300失效。
如果环形沟槽的宽度达到一定宽度，沟槽内、外侧侧壁在半导体材料层301中的耗尽层B之间间距很小，不再存在击穿的可能性，此时如果再增加环形沟槽的宽度，也不会显著提升功率半导体器件的耐压特性，还会徒增浪费。而且，如果环形沟槽的宽度较宽，终端结构会占用较多的基底100的正面S1区域面积，造成功率半导体器件尺寸较大。因此，对应具体功率器件200选择环形沟槽的宽度来改善功率半导体器件的耐压特性。
在本实施例中，半导体材料层301的掺杂浓度也会影响到功率半导体器件的耐压特性，对于同一功率器件200，半导体材料层的掺杂浓度与功率半导体器件的耐压特性反相关：掺杂浓度越高，功率半导体器件的耐压特性越差，功率半导体器件的击穿电压越小。
如果半导体材料层中掺杂浓度较高，半导体材料层中的掺杂更容易向基底中横向扩散，耗尽层反而向功率器件200一侧偏移，造成更多的载流子从基底向阱区203中扩散，造成反偏PN结容易被击穿，功率半导体器件的耐压特性较差。如果半导体材料层301中掺杂浓度较低，基底中的载流子更容易沿横向向半导体材料层301中扩散，使耗尽层向半导体材料层301一侧偏移，从基底向阱区203扩散的载流子减少，使得反偏PN结不易被击穿，增强了功率半导体器件的耐压特性。
但是，半导体材料层301中掺杂浓度也不能过低，过低可能会造成环形沟槽侧壁的耗尽层在半导体材料层301内相互重叠而导致终端结构失效。因此，对应具体功率器件200选择多晶硅合适的掺杂浓度来改善其耐压特性。对于击穿电压较小的功率器件200，相比于击穿电压较大的功率器件200，半导体材料层301的掺杂浓度相对较低。
进一步地，需要注意到，终端结构300的环形沟槽数量、环形沟槽深度、环形沟槽的宽度、相邻两环形沟槽之间间距、环形沟槽中多晶硅掺杂浓度对于改善功率半导体器件的耐压特性来说，也存在相互制约。例如，如果环形沟槽数量较多，环形沟槽的深度可以浅些；如果环形沟槽深度较深，环形沟槽数量可少些；如果环形沟槽宽度较大，环形沟槽中的多晶硅掺杂浓度可低些。总之，对于具体功率器件200，以获得占用基底100正面S1区域面积小且耐压特性较强的功率半导体器件为原则，均衡设计上述参数，以获得较好技术效果。
另外，本实施例中的功率器件200为绝缘栅双极型晶体管，但不限于此。在其他示例中，功率器件还可为垂直双扩散金属氧化物半导体场效应晶体管。
本发明还提供一种具有新的终端结构的功率半导体器件的形成方法。
参照图7，提供基底400，基底400具有器件区I和环绕该器件区I的环形终端区II，基底400具有第一型掺杂，本示例的第一型掺杂为N型掺杂。
在本实施例中，基底400可以为硅基底，也可以是锗、锗硅、砷化镓基底或绝缘体上硅基底。本领域技术人员可以根据需要选择基底400的类型，因此基底400的类型不应成为限制本发明的保护范围的特征。本实施例中的基底400为硅基底，因为在硅基底上实施本技术方案要比在其他类型基底上实施本技术方案成本低。
之后使用如下方法，在终端区II形成环绕器件区I的环形终端结构：
首先，继续参照图7，在终端区II的基底400正面S1形成图形化的掩膜层401，定义出环形沟槽的位置，该图形化的掩膜层401的材料可以是光刻胶或硬掩模材料；
接着，以图形化的掩膜层401为掩模，刻蚀部分厚度的基底400以形成三个环绕器件区I的环形沟槽402，内侧环形沟槽402环绕器件区I，三个环形沟槽402中位于外侧的环形沟槽402环绕内侧的环形沟槽402；
紧接着，结合参照图8，去除图形化的掩膜层401；
之后，在基底400的正面S1和环形沟槽402中沉积半导体材料403，并在沉积过程中对半导体材料403进行原位掺杂，至环形沟槽402中的半导体材料上表面高于正面S1；
结合参照图9，使用化学机械研磨工艺或回刻工艺，对半导体材料403进行平坦化处理，去除高于基底400正面S1的半导体材料，环形沟槽中剩余的半导体材料作为半导体材料层404，半导体材料层404上表面与基底400的正面S1齐平。在其他示例中，也可使用回刻蚀工艺对半导体材料进行平坦化处理。之后，可进一步在终端区II的基底400正面S1和半导体材料层404上形成保护层420，在后续工艺步骤中，保护层420用于保护半导体材料层404和终端区II的基底400正面S1免遭污染。
至此，终端结构405包括：三个环形沟槽、位于环形沟槽中的半导体材料层404。在具体应用场合，可根据功率器件的击穿电压，合理选择环形沟槽的数量，以获得具有较强耐压特性的功率半导体器件。对于同一功率器件而言，环形沟槽数量与功率半导体器件的耐压特性呈正相关：环形沟槽数量越多，功率半导体器件的耐压特性越好，其击穿电压越高。
在本实施例中，功率半导体器件的耐压特性与环形沟槽深度呈正相关：环形沟槽的深度越深，功率半导体器件的耐压特性越高。
在本实施例中，环形沟槽的宽度也会影响到功率半导体器件的击穿特性，环形沟槽宽度与功率半导体器件的耐压特性正相关：环形沟槽的宽度较宽，功率半导体器件的耐压特性越高。
在本实施例中，半导体材料层的掺杂浓度也会影响到功率半导体器件的耐压特性，半导体材料层的掺杂浓度与功率半导体器件的耐压特性反相关：掺杂浓度越高，功率半导体器件的耐压特性越好。
在本实施例中，半导体材料层404为多晶硅层。在其他示例中，只要对于较大深宽比的环形沟槽具有良好的填充性和致密性，半导体材料层还可以是III族材料、V族材料或者多种材料的混合材料。
在形成半导体材料层404后，在器件区I形成功率器件。
参照图10，在器件区I的基底400正面S1上形成栅介质层406、位于栅介质层406上的栅极407。其中栅介质层406的材料可为氧化硅，栅极407可为多晶硅材料制成。
对于栅介质层406和栅极407的形成工艺，可参考传统CMOS工艺中栅极和栅介质层的形成方法。例如，首先在基底400正面S1上形成栅介质材料层、位于栅介质材料层上的栅极材料层，栅介质材料层覆盖正面S1；接着，对栅介质材料层和栅极材料层进行图形化，得到栅介质层406和位于栅介质层406上的栅极407。
需要说明的是，图10中仅示出了一个栅极407及其下的栅介质层406，仅起到示例作用。在具体应用场合，根据待形成的器件结构，通常在基底上会同时形成多个栅极及其下的栅介质层。
参照图11，对栅极407周围位于器件区I的基底400正面S1进行第二型离子注入，得到阱区408，第二型掺杂为P型掺杂，阱区408为P阱区并伸入到栅极407下方；
之后，在栅极407周围的阱区408中进行第一型离子注入，得到源极409，源极409相对于阱区408为重掺杂。阱区408伸入栅极407下方的基底中且靠近正面S1的部分作为沟道形成区域。
在本实施例中，对基底400的正面S1进行离子注入形成阱区408，具体使用倾斜注入法，以使第二型离子向栅极407下方扩散。在其他示例中，还可以是：在离子注入后，进行离子驱入(drive-in)工艺，使P型掺杂横向扩散至栅极407下方基底中。
在本实施例中，在形成栅极407后再形成阱区408。在其他示例中，还可以是：先形成阱区再形成两阱区之间的栅极。
参照图12，在栅极407和位于器件区I的基底400的正面S1形成层间介质层410；
在层间介质层410上及侧壁形成电极411，电极411将源极409和与之接触的阱区408短接，电极411可以为金属电极或其他导电材料电极。
参照图13，将基底400翻转至背面S2朝上，接着使用化学机械研磨，对基底400的背面S2进行减薄处理，得到基底400的所需厚度；
在基底400的背面S2中形成缓冲层412、位于缓冲层412上的集电极层413，其中集电极层413具有第二型掺杂，缓冲层412具有第一型掺杂且掺杂浓度大于基底400的掺杂浓度；
结合参照图14，将基底400再次翻转至正面S1朝上。
在本实施例中，缓冲层412与集电极层413的形成方法包括：
首先，对背面S2进行第一型离子注入至部分深度形成掺杂区，该掺杂区的掺杂浓度大于基底400的掺杂浓度；
对掺杂区进行第二型离子注入至部分深度形成集电极层413，剩余深度的掺杂区部分作为缓冲层412，集电极层413为重掺杂以降低接触电阻。
至此，通过以上步骤，在基底400的器件区I形成IGBT作为功率器件。在本实施例中，终端结构先于功率器件形成，其目的在于避免终端结构中半导体材料沉积过程的高温条件影响功率器件的电学性能。
在其他示例中，还可以是：在基底的器件区形成VDMOS作为功率器件，VDMOS与IGBT的区别在于：在基底背面未形成有集电极层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种功率半导体器件，其特征在于，包括：
基底，具有器件区和终端区，所述终端区环绕器件区；
位于所述器件区的功率器件；
位于所述终端区的终端结构；
所述终端结构包括：位于所述基底正面中且环绕所述功率器件的环形沟槽、位于所述环形沟槽中的掺杂半导体材料层，所述半导体材料层与基底的掺杂类型相反。
2.如权利要求1所述的功率半导体器件，其特征在于，所述半导体材料层为多晶硅层。
3.如权利要求1所述的功率半导体器件，其特征在于，所述沟槽的数量为至少1个。
4.如权利要求2所述的功率半导体器件，其特征在于，所述沟槽的数量为至少2个，所有沟槽在所述基底正面均匀排布。
5.如权利要求1所述的功率半导体器件，其特征在于，所述功率器件为绝缘栅双极型晶体管、或垂直双扩散金属氧化物半导体场效应晶体管。
6.一种功率半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底具有器件区和环绕所述器件区的终端区；
在所述器件区形成功率器件；
在所述终端区中，在所述基底正面形成环绕所述功率器件的环形沟槽；
在所述环形沟槽中形成掺杂半导体材料层，所述半导体材料层与基底的掺杂类型相反。
7.如权利要求6所述的功率半导体器件的形成方法，其特征在于，在形成所述功率器件之前，在所述终端区中形成环形沟槽及位于所述沟槽中的半导体材料层。
8.如权利要求7所述的功率半导体器件的形成方法，其特征在于，在所述基底正面形成环绕所述功率器件的所述环形沟槽的方法包括：
在所述基底的正面形成图形化的掩膜层，定义出环形沟槽的位置；
以所述图形化的掩膜层为掩膜，刻蚀部分厚度的基底形成所述环形沟槽；
去除所述图形化的掩膜层。
9.如权利要求8所述的功率半导体器件的形成方法，其特征在于，所述图形化的掩膜层材料为光刻胶或硬掩模材料。
10.如权利要求6所述的功率半导体器件的形成方法，其特征在于，在所述环形沟槽中形成掺杂半导体材料层的方法包括：
在所述基底的正面和环形沟槽中沉积半导体材料，并在沉积过程中对半导体材料进行原位掺杂，至所述环形沟槽中的半导体材料的上表面高于基底正面；
对所述半导体材料进行平坦化，去除高于所述基底正面的半导体材料，剩余所述环形沟槽中的半导体材料作为半导体材料层。
11.如权利要求10所述的功率半导体器件的形成方法，其特征在于，使用化学机械研磨法或回刻工艺，对所述半导体材料进行平坦化。
12.如权利要求6所述的功率半导体器件的形成方法，其特征在于，所述沟槽的数量为至少1个。
13.如权利要求12所述的功率半导体器件的形成方法，其特征在于，所述沟槽的数量为至少2个，所有沟槽在所述基底正面均匀排布。
14.如权利要求6所述的功率半导体器件的形成方法，其特征在于，所述半导体材料层为多晶硅层。
15.如权利要求6所述的功率半导体器件的形成方法，其特征在于，所述功率器件为绝缘栅双极型晶体管、或垂直双扩散金属氧化物半导体场效应晶体管。
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