CN111384168A - 沟槽mosfet和沟槽mosfet的制造方法 - Google Patents

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Abstract

本发明公开了沟槽MOSFET和沟槽MOSFET的制造方法，所述沟槽MOSFET包括外延层、多个沟槽和体区；外延层具有第一导电类型；沟槽形成于所述外延层中，所述多个沟槽的至少两个相连通；所述沟槽的内部设置有栅结构；体区具有第二导电类型，设置在所述沟槽之间。发明的沟槽MOSFET的至少一沟槽与至少两个沟槽相连通，体区设置在所述沟槽之间，使得体区邻接于沟槽的表面积增大，可发生导电类型反转形成反型层的区域变大，增加了体区中形成反型层的密度，即增加了导电沟道的密度，降低了沟槽MOSFET的沟道电阻，从而降低了沟槽MOSFET的比导通电阻。

Description

沟槽MOSFET和沟槽MOSFET的制造方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种沟槽MOSFET和沟槽MOSFET的制造方法。
背景技术
在半导体领域的发展中，对于中高压MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor，金属氧化物半导体场效应晶体管)来说，提高MOSFET的沟道密度成为研究的重点。
SGTMOS(屏蔽栅沟槽MOS)包括衬底、位于所述衬底之上的外延层以及位于外延层内的器件结构。SGTMOS的沟槽和体区为条形结构，体区中靠近沟槽的部分的导电类型才可发生“反转”，导电沟道的密度小。
发明内容
本发明实施例提供了一种沟槽MOSFET和沟槽MOSFET的制造方法，所述沟槽MOSFET和沟槽MOSFET的制造方法实现沟槽MOSFET的较低比导通电阻。
根据本发明实施例的第一方面，提供一种沟槽MOSFET，包括：
外延层，具有第一导电类型；
多个沟槽，形成于所述外延层中，所述多个沟槽的至少两个相连通；所述沟槽的内部设置有栅结构；
体区，具有第二导电类型，设置在所述沟槽之间。较佳地，所述体区具有四个侧面，所述体区的四个侧面均邻接于沟槽。
较佳地，所述体区具有多个侧面，所述所述体区的至少三个侧面邻接于所述沟槽。
较佳地，所述体区的侧面的个数为四个，并且所述侧面均邻接于沟槽。
较佳地，所述沟槽包括第一沟槽和第二沟槽；所述第一沟槽沿第一方向延伸，所述第二沟槽沿第二方向延伸，所述第一方向和第二方向均与所述高度方向存在不为零的夹角；并且所述第一方向和所述第二方向存在不为零的夹角，以使所述第一沟槽和所述第二沟槽相交形成一网状的总沟槽；
在所述第一沟槽和所述第二沟槽之间设置所述体区。
较佳地，所述第一方向为所述衬底的横向方向，所述第二方向为所述衬底的纵向方向，所述纵向方向和所述横向方向均垂直于所述高度方向；所述体区为矩形柱状结构。
较佳地，所述第一沟槽和所述第二沟槽的数量均为多个，相邻的两个所述第一沟槽(201)间隔的距离相等，相邻的两个所述第二沟槽间隔的距离相等且等于相邻的两个所述第一沟槽间隔的距离。
较佳地，所述沟槽MOSFET还包括源极和漏极和接触层；所述接触层设于所述体区的上方；所述源极位于所述接触层和所述所述沟槽的上方；所述漏极位于所述衬底的下方；
在所述接触层和所述体区中形成一自所述接触层的上表面向下延伸至所述体区的接触孔，所述接触孔用于容纳所述源极的金属。
较佳地，所述接触层的上表面与所述沟槽的上表面相齐平。
较佳地，所述栅结构包括屏蔽栅电极、位于所述屏蔽栅电极上方的控制栅电极、包覆所述屏蔽栅电极并填充在所述控制栅电极侧部和底部的介质层。
根据本发明实施例的第二方面，提供一种沟槽MOSFET的制造方法，所述方法包括：
提供衬底，具有第一导电类型；
在所述衬底上形成具有第一导电类型的外延层；
在所述外延层上形成多个沟槽，至少具有一沟槽与至少两个沟槽相连通；
在所述沟槽内制备栅结构；在所述沟槽之间制备具有第二导电类型的体区。
较佳地，所述沟槽两两相交。
本发明的积极进步效果在于：
发明的沟槽MOSFET的至少一沟槽与至少两个沟槽相连通，体区设置在所述沟槽之间，使得体区邻接于沟槽的表面积增大，可发生导电类型反转形成反型层的区域变大，增加了体区中形成反型层的密度，即增加了导电沟道的密度，降低了沟槽MOSFET的沟道电阻，从而降低了沟槽MOSFET的比导通电阻。
附图说明
图1是本发明一实施例的沟槽MOSFET的剖面结构示意图。
图2是本发明一实施例的沟槽MOSFET的立体结构示意图。
图3是本发明一实施例的部分沟槽MOSFET的俯视结构示意图。
图4是本发明一实施例的沟槽MOSFET的制造方法的简易流程图。
图5是本发明一实施例的沟槽MOSFET的制造方法的另一简易流程图。
附图标记说明
衬底 100
外延层 110
沟槽 200
第一沟槽 201
第二沟槽 202
栅结构 300
屏蔽栅电极 310
控制栅电极 320
介质层 330
体区 400
源层 500
源极 600
漏极 700
接触层 800
接触孔 900
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。
在本发明使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，本申请说明书以及权利要求书中使用的“第一”“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。除非另行指出，“前部”、“后部”、“下部”和/或“上部”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。
下面结合附图，对本发明实施例进行详细说明。在不冲突的情况下，下述的实施例及实施方式中的特征可以相互组合。
如图1至图3所示，本发明公开了一种沟槽MOSFET，该沟槽MOSFET具体包括衬底100、外延层110、沟槽200、栅结构300、体区400、源层500、源极600和漏极700。
如图1所示，衬底100具有第一导电类型。衬底100上形成有具有第一导电类型的外延层110。外延层110的掺杂浓度低于衬底100的掺杂浓度。
沟槽200形成于外延层110中，另外，沟槽200的数量为多个；多个沟槽200的至少两个相连通。沟槽200的内部设置有栅结构300。
如图1和图2所示，在本申请的实施例中，栅结构300包括屏蔽栅电极310、控制栅电极320和介质层330。控制栅电极320设于屏蔽栅电极310的上方，介质层330包覆于屏蔽栅电极310，并且填充于控制栅电极320侧部和底部。其中，介质层330包括包覆屏蔽栅电极310的场氧化层和填充在控制栅电极320侧部、底部的栅氧化层。其中，位于屏蔽栅电极310底部和侧部的场氧化层可采用热氧化沉积处理形成，位于屏蔽栅电极310和控制栅电极320之间的场氧化层可采用高密度等离子体化学气相沉积(HDP)工艺形成。相较于传统的沟槽MOSFET，其导通电阻下降40％。
体区400具有第二导电类型，体区400设于衬底100的上方并且设置在沟槽200之间。因为具有一沟槽与至少其他两个沟槽200相连通，而体区400设置在沟槽之间，使得体区400邻接于沟槽200的表面积增大，可发生导电类型反转形成反型层的区域变大，增加了体区400中形成反型层的密度，即增加了导电沟道的密度，降低了沟槽MOSFET的沟道电阻，从而降低了沟槽MOSFET的比导通电阻。
如图1所示，源层500设于体区400的上方，并且邻接于沟槽200。其掺杂浓度大于体区400的掺杂浓度。
源极600设于源层500、体区400和栅结构300的上方。
漏极700设于衬底100的下方。
在本申请的一个实施例中，在栅结构300和源极600间不施加电压的情况下，第一导电类型为N型，第二导电类型为P型。也即是，衬底100为N型衬底100，外延层110为N型外延层110，体区400为P型掺杂形成，源层500为N型掺杂形成。
在栅结构300和源极600间加正向电压，体区400中的少数载流子，即电子，被电场吸引到栅结构300的表面，随着栅极和源极600正向偏置电压的增加，更多的电子被吸引到这个区域，这样本地的电子密度要大于空穴，从而出现“反转”，即导电类型的转变。在栅结构300表面的体区400的材料从P型变成N型，形成N型沟道，电流可以直接通过漏极700、衬底100下半部分的N+型区、外延层110的N-型区、栅结构300周围的N型沟道，流到源极600的N+型区。
而本实施例中的体区的形状为多边形，具有多个侧壁、面，体区至少具有三个邻接于沟槽的侧面，即体区至少具有三个能被沟槽中的栅结构影响的区域。当位于沟槽中的栅结构和源极之间施加正向电压时，体区的邻接于沟槽的表面的附近区域可发生导电类型反转形成反型层，即该区域内的体区的材料从P型变成N型，形成N型沟道。增加了体区中形成反型层的密度，即增加了导电沟道的密度，降低了沟槽MOSFET的沟道电阻，从而降低了沟槽MOSFET的比导通电阻。
进一步的，所述体区为具有四个侧面，所述体区的四个侧面均邻接于沟槽。四个侧面均邻接于沟槽，使得四个侧面附近的体区均可发生导电类型的转变以形成导电沟道。增加了导电沟道的密度，降低了沟槽MOSFET的沟道电阻，从而降低了沟槽MOSFET的比导通电阻。
在本实施例中，沟槽200通过光刻和蚀刻技术形成于外延层110中。当然，沟槽200还可以通过其他方式得到。
进一步的，如图2和图3所示，沟槽200包括第一沟槽201和第二沟槽202。第一沟槽201沿第一方向X延伸，第二沟槽202沿第二方向Y延伸，第一方向X和第二方向Y均与高度方向Z存在不为零的夹角。并且，第一方向X和第二方向Y存在不为零的夹角，以使第一沟槽201和第二沟槽202相交形成一网状的总沟槽200。
在第一沟槽201和第二沟槽202之间形成体区400。第一沟槽201和第二沟槽202分别沿不同的方向延伸，形成一网状结构包围体区400，使得体区400的侧面均可邻接于第一沟槽201或者第二沟槽202。
在本实施例中，第一方向X为衬底100的横向方向，第二方向Y为衬底100的纵向方向，纵向方向和横向方向均垂直于高度方向Z；体区400为矩形柱状结构。通过这样的设置，体区400的每一个侧面接触沟槽200的表面积相同，使得体区400可发生导电类型转变的区域相对均匀分布。当然，在其他实施例中，第一方向X和第二方向Y可为任意相交的方向。仅需满足第一方向X和第二方向Y存在不为零的夹角，以使第一沟槽201和第二沟槽202相交。
进一步的，第一沟槽201和第二沟槽202的数量均为多个，相邻的两个第一沟槽201间隔的距离相等，相邻的两个第二沟槽202间隔的距离相等且等于相邻的两个第一沟槽201间隔的距离。均匀分布的网状结构，使得每一体区400的尺寸相同、接触到沟槽200的面积也相同，从而使得体区400的可发生导电类型反转而形成的反型层的区域相对均匀，即导电沟道的分布均匀。
进一步的，沟槽MOSFET还包括接触层800。接触层800设于体区400的上方，接触层800还用于连通体区400和源极600(参考图1)。源极600位于接触层800和沟槽200的上方。
如图2和图3所示，在接触层800和体区400中形成一自接触层800的上表面向下延伸至体区400的接触孔900，接触孔900用于容纳源极600的金属。接触层800的上表面与沟槽200的上表面相齐平。通过这样的方式，方便源极600形成于接触层800和沟槽200的上表面。其中，为了清除的显示接触层800、接触孔900和沟槽200的位置关系，图3中三者的尺寸比例不为真实比例。
如图4和图5所示，本发明还公开了一种沟槽MOSFET的制造方法。如图4所示，该制造方法包括以下步骤：
步骤1000：提供具有第一导电类型的衬底100。
步骤2000：在衬底100上形成具有第一导电类型的外延层110。
步骤3000：在外延层110上形成多个沟槽200，至少两个沟槽200相连通。
步骤4000：在所述沟槽200内制备栅结构300；在所述沟槽200之间制备具有第二导电类型的体区400。
在本方案中，沟槽MOSFET的制造方法为先在外延层中形成沟槽，再在外延层中形成体层。当然，在其他实施例中，可以是先在外延层110中形成体层，再在具有体层的外延层中通过刻蚀等方式形成沟槽，位于沟槽位置的体层被去除，位于沟槽之间的体层保留形成如图2所示的体层400。在本实施例中，第一导电类型为N型，第二导电类型为P型。
在本实施例中，通过光刻和蚀刻技术在外延层110中形成沟槽200。
在本实施例中，可以以N型掺杂半导体为衬底100，通过外延生长的方法在衬底100的上部淀积N型轻掺杂半导体以形成外延层110。
在本实施例中，外延层110的掺杂浓度小于衬底100的下部的掺杂浓度，并且沟槽200制备于在外延层110中。
在本实施例中，通过注入杂质、经退火工艺处理在外延层110中形成P型体区。
另外，步骤4000中的栅结构300包括屏蔽栅电极310。同时，在本实施例中，栅结构300还包括控制栅电极320和介质层330。控制栅电极320位于屏蔽栅电极310上方。介质层330包覆屏蔽栅电极310，并填充于控制栅电极320侧部和底部。
在本实施例中，包覆屏蔽栅电极310的介质层330为场氧化层，填充在控制栅电极320侧部的介质层330为栅氧化层。
在本实施例中，通过热氧化沉积处理在沟槽的底部和下侧的侧壁形成场氧化层，通过淀积多晶硅及刻蚀技术形成屏蔽栅电极，通过高密度等离子体化学气相沉积(HDP)、刻蚀工艺在屏蔽栅电极上方形成场氧化层，通过热氧化沉积处理在沟槽上侧的侧壁形成栅氧化层，通过淀积多晶硅及刻蚀技术在场氧化层上方形成控制栅电极。
通过这样的方式，体区设置在沟槽之间，使得体区邻接于沟槽的表面积增大，可发生导电类型反转形成反型层的区域变大，增加了体区中形成反型层的密度，即增加了导电沟道的密度，降低了沟槽MOSFET的沟道电阻，从而降低了沟槽MOSFET的比导通电阻。
如图5所示，在步骤4000之后还执行以下步骤：
步骤5000：在外延层110中制备位于体区上方的具有第一导电类型的源层500，源层500的掺杂浓度大于体区的掺杂浓度。
在本实施例中，通过注入杂质、经退火工艺处理在体区的上部形成N型源区。
步骤6000：在体区400的上方制备接触层800。
在本实施例中，通过化学气相沉积在沟槽200之间、体区的上方形成接触层800。
步骤7000：在接触层800和体区400中制备接触孔900。
在本实施例中，通过光刻和蚀刻技术在接触层800和体区400中形成接触孔900。
步骤8000：在接触孔900中、接触层800和栅结构300的上方制备源极600。
在本实施例中，通过金属溅射工艺在接触孔900内填充金属和在接触层800上方形成金属层，接触孔900内的金属及金属层构成源极600。
步骤9000：在衬底100的下方制备漏极700。
在本实施例中，通过金属蒸发工艺形成漏极700。另外，步骤9000与步骤1000至步骤8000无明确的先后关系。
以上所述仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
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Claims (11)

1.一种沟槽MOSFET，其特征在于，包括：
外延层(110)，具有第一导电类型；
多个沟槽(200)，形成于所述外延层(110)中，所述多个沟槽的至少两个相连通；所述沟槽(200)的内部设置有栅结构(300)；
体区(400)，具有第二导电类型，设置在所述沟槽之间。
2.如权利要求1所述的沟槽MOSFET，其特征在于，所述体区(400)具有多个侧面，所述所述体区(400)的至少三个侧面邻接于所述沟槽(200)。
3.如权利要求2所述的沟槽MOSFET，其特征在于，所述体区(400)的侧面的个数为四个，并且所述侧面均邻接于沟槽(200)。
4.如权利要求1所述的沟槽MOSFET，其特征在于，所述沟槽(200)包括第一沟槽(201)和第二沟槽(202)；所述第一沟槽(201)沿第一方向延伸，所述第二沟槽(202)沿第二方向延伸，所述第一方向和第二方向均与所述高度方向存在不为零的夹角；并且所述第一方向和所述第二方向存在不为零的夹角，以使所述第一沟槽(201)和所述第二沟槽(202)相交形成一网状的总沟槽；
在所述第一沟槽(201)和所述第二沟槽(202)之间设置所述体区(400)。
5.如权利要求4所述的沟槽MOSFET，其特征在于，所述第一方向为所述衬底(100)的横向方向，所述第二方向为所述衬底(100)的纵向方向，所述纵向方向和所述横向方向均垂直于所述高度方向；所述体区为矩形柱状结构。
6.如权利要求4所述的沟槽MOSFET，其特征在于，所述第一沟槽(201)和所述第二沟槽(202)的数量均为多个，相邻的两个所述第一沟槽(201)间隔的距离相等，相邻的两个所述第二沟槽(202)间隔的距离相等且等于相邻的两个所述第一沟槽(201)间隔的距离。
7.如权利要求4所述的沟槽MOSFET，其特征在于，所述沟槽MOSFET还包括源极(600)和漏极(700)和接触层(800)；所述接触层(800)设于所述体区(400)的上方；所述源极(600)位于所述接触层(800)和所述所述沟槽(200)的上方；所述漏极(700)位于所述衬底(100)的下方；
在所述接触层(800)和所述体区(400)中形成一自所述接触层(800)的上表面向下延伸至所述体区(400)的接触孔(900)，所述接触孔(900)用于容纳所述源极(600)的金属。
8.如权利要求7所述的沟槽MOSFET，其特征在于，所述接触层(800)的上表面与所述沟槽(200)的上表面相齐平。
9.如权利要求1-8中任意一项所述的沟槽MOSFET，其特征在于，所述栅结构(300)包括屏蔽栅电极(310)、位于所述屏蔽栅电极(310)上方的控制栅电极(320)、包覆所述屏蔽栅电极(310)并填充在所述控制栅电极(320)侧部和底部的介质层(330)。
10.一种沟槽MOSFET的制造方法，其特征在于，所述方法包括：
提供衬底(100)，具有第一导电类型；
在所述衬底上形成具有第一导电类型的外延层；
在所述外延层上形成多个沟槽(200)，至少两个沟槽相连通；
在所述沟槽(200)内制备栅结构(300)；在所述沟槽之间制备具有第二导电类型的体区(400)。
11.如权利要求10所述的沟槽MOSFET的制造方法，其特征在于，所述所述沟槽(200)两两相交。
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