JP2012074441A - 電力用半導体装置 - Google Patents

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Junji Suzuki
純二 鈴木
Hiroyuki Irifune
裕行 入船
Wataru Saito
渉 齋藤
Shotaro Ono
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Abstract

【課題】終端領域での素子破壊を抑制できる半導体装置を提供する。
【解決手段】電力用半導体装置は、第１導電形の第１の半導体層１の第１の表面上に、第１のピラー領域６と、第２のピラー領域１０と、第１導電形のエピタキシャル層３とを隣接して備える。第１のピラー領域６は、交互に配置された複数の第２導電形の第１のピラー層４と複数の第１導電形の第２のピラー層５を有し、複数の第２導電形の第１のベース層１１が、複数の第１のピラー層４の各々の上に離間して接続される。第２のピラー領域１０は、第２導電形の第３のピラー層７、第１導電形の第４のピラー層８、及び第２導電形の第５のピラー層９を隣接して有する。複数の第２導電形の第２のベース層１２が、第３のピラー層及び第５のピラー層の各々の上に離間して接続される。複数のソース層が、複数の第１のベース層の各々の表面に選択的に形成される。
【選択図】図１

Description

本発明の実施形態は、パワーＭＯＳＦＥＴなどの大電力用の半導体装置に関する。
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、電流が流れる素子領域と、その素子領域を取り囲んでチップの外周部に形成された終端領域と、を有する。パワーＭＯＳＦＥＴのドリフト層でアバランシェ降伏が起きたときに、パワーＭＯＳＦＥＴの破壊を防ぐために、アバランシェ降伏により発生したキャリアを素子領域側からソース電極に排出させることが必要である。素子領域の方が、終端領域に比べてキャリアをソース電極に排出させる断面積が広いため、排出抵抗が低く、電流集中による素子破壊が防止できるためである。そのため、素子領域の方が、終端領域よりも耐圧が低く設定されることが望ましい。
また、パワーＭＯＳＦＥＴの耐圧を上げるためには、ドリフト層は、不純物濃度が低く高抵抗層である必要がある。しかしながら、素子領域ではオン抵抗を低減させたいので、ドリフト層は不純物濃度が高い低抵抗層が望まれる。このように、パワーＭＯＳＦＥＴの耐圧とオン抵抗との間には、トレードオフの関係がある。このトレードオフの関係を改善するために、パワーＭＯＳＦＥＴのドリフト層にスーパージャンクション構造が用いられる。ドリフト層にスーパージャンクション構造を用いることで、電流経路の不純物濃度を高くしながら、パワーＭＯＳＦＥＴの耐圧を高くすることが可能となる。
パワーＭＯＳＦＥＴのドリフト層は、耐圧を高く維持しながらオン抵抗の低減が図れるスーパージャンクション構造を素子領域に有し、抵抗が高くても耐圧が更に高い高抵抗層を終端領域に有するように設計される。このような構造のパワーＭＯＳＦＥＴは、終端領域よりも素子領域でアバランシェ降伏が起きるので、アバランシェ耐量が高く、低オン抵抗で、耐圧が高い特性を有する。
特開２００９−４６８１号公報
終端領域での素子破壊を抑制できる半導体装置を提供する。
本発明の実施形態にかかる電力用半導体装置は、第１の表面を有する第１導電形の第１の半導体層と、第１のピラー領域と、第２のピラー領域と、第１導電形のエピタキシャル層と、複数の第２導電形の第１のベース層と、複数の第２導電形の第２のベース層と、第２導電形の第３のベース層と、複数の第１導電形のソース層と、第１のゲート電極と、第２のゲート電極と、第３のゲート電極と、第１の電極と、第２の電極と、を備える。前記第１のピラー領域は、前記第１の半導体層の前記第１の表面上で、複数の第２導電形の第１のピラー層と複数の第１導電形の第２のピラー層とが、前記第１の表面に平行な第１の方向に沿って交互に繰り返して配置されて構成される。前記第２のピラー領域は、前記第１の半導体層の前記第１の表面上で、前記第１の方向に沿って前記第１のピラー領域の前記第２のピラー層に隣接し、少なくとも１つの第２導電形の第３のピラー層と、前記第１の方向に沿って前記第３のピラー層に隣接する第１導電形の第４のピラー層とから構成されるピラーセットと、前記第１の方向に沿って前記ピラーセットに隣接する第２導電形の第５のピラー層と、で構成される。前記エピタキシャル層は、前記第１の半導体層の前記第１の表面上で、前記第１の方向に沿って前記第２のピラー領域と隣接し、前記第２のピラー層よりも第１導電形不純物濃度が低い。前記複数の第１のベース層は、前記複数の第１のピラー層の各々の上に電気的に接続され、互いに離間するように設けられる。前記複数の第２のベース層は、前記第３のピラー層及び前記第５のピラー層の各々の上に電気的に接続され、互いに離間するように設けられる。前記第３のベース層は、前記エピタキシャル層の表面で、前記第５のピラー層上に接続された第２のベース層と離間して隣り合うように設けられる。前記複数のソース層は、前記複数の第１のベース層の各々の表面に選択的に形成され、前記エピタキシャル層よりも第１導電形不純物濃度が高い。前記第１のゲート電極は、前記複数の第１のベース層のうち隣り合う第１のベース層の各々の上、前記複数のソース層のうち前記隣り合う第１のベース層上に形成されたソース層上、及び前記第２のピラー層上に、第１のゲート絶縁膜を介して設けられる。前記第２のゲート電極は、前記複数の第２のベース層のうち隣り合う第２のベース層の各々の上、及び前記第４のピラー層上に、第２のゲート絶縁膜を介して設けられる。前記第３のゲート電極は、前記第３のベース層及び前記第２導電形の第５のピラー層上に接続された前記第２のベース層の各々の上に、第３のゲート絶縁膜を介して設けられる。前記第１の電極は、前記第１の半導体層の前記第１の表面とは反対側の表面に電気的に接続されて設けられる。前記第２の電極は、前記ソース層、前記第１のベース層、前記第２のベース層、及び前記第３のベース層の各々に電気的に接続される。
第１の実施の形態に係る電力用半導体装置の要部の模式断面図。 第１の実施の形態に係る電力用半導体装置の模式平面図。 比較例の電力用半導体装置の要部の模式断面図。 第２の実施の形態に係る電力用半導体装置の要部の模式断面図。 第３の実施の形態に係る電力用半導体装置の要部の模式断面図。 第４の実施の形態に係る電力用半導体装置の要部の模式断面図。
以下、本発明の実施の形態について図を参照しながら説明する。実施の形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、ＳｉＣやＧａＮなどの化合物半導体にも適用可能である。絶縁膜としては、シリコン酸化膜を一例に説明するが、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。
（第１の実施の形態）
第１の実施の形態について、図１を用いて説明する。図１は、本発明の第１の実施形態に係る電力用半導体装置１００の要部の模式断面図である。図２は、電力用半導体装置１００の平面図である。図２のＡ−Ａ線における矢印方向に見た断面が図１である。図２の平面図は、図１における後述のフィールドプレート電極２８を省略してある。
図１及び図２に示したように、本実施形態の係る半導体装置１００は、以下のように構成される。ｎ形不純物濃度が例えば１×１０１９〜１×１０２０／ｃｍ−３のｎ＋形ドレイン層１の第１の表面上に、第１の半導体層よりもｎ形不純物濃度が低いｎ形バッファ層２が形成される。第１のピラー領域６が、ｎ形バッファ層２の表面上に形成される。第１のピラー領域６は、第１の半導体層１の第１の表面に平行な図１中のＸ方向（第１の方向）に沿って、複数のｎ形の第１のピラー層４と複数のｐ形の第２のピラー層５とが交互に繰り返されたスーパージャンクション構造である。第１のピラー層４及び第２のピラー層５は、堆積方向である第１の表面に対して垂直方向（図１中のＺ方向）に延伸する。また、第１のピラー層４及び第２のピラー層５は、第１の表面内でＸ方向に直交するＹ方向に延伸するストライプ構造である。
第２のピラー領域１０が、ｎ形バッファ層２の表面上にＸ方向に沿って第１のピラー領域６と隣接して形成される。第２のピラー領域１０は、ｐ形の第３のピラー層７と、ｎ形の第４のピラー層８と、ｐ形の第５のピラー層９とを有する。第３のピラー層７は、図１中のＸ方向に沿って、第１のピラー領域６の複数の第２のピラー層５のうちの１つと隣接する。第４のピラー層８は、Ｘ方向に沿って第３のピラー層７と隣接する。第５のピラー層９は、Ｘ方向に沿って第４のピラー層８と隣接する。別の表現をすれば、第３のピラー層７と第４のピラー層８は、ピラーセットを構成し、第５のピラー層９は、Ｘ方向に沿ってこのピラーセットに隣接する。本実施形態では、ピラーセットは、一組の第３のピラー層７と第４のピラー層８とで構成されるが、後述の実施例では、このピラーセットは、複数の組の第３のピラー層７と第４のピラー層８とで構成される。第３のピラー層７、第４のピラー層８、及び第５のピラー９は、第１及び第２のピラー層（４，５）と同様に、Ｚ方向に延伸する。また、第３のピラー層７、第４のピラー層８、及び第５のピラー層９は、第１の表面内でＸ方向に直交するＹ方向に延伸するストライプ構造である。
第１のピラー領域では、ｐ形の第１のピラー層とｎ形の第２のピラー層は、各ピラー層全体で、不純物量が等しくなるように形成される。特に、ｐ形の第１のピラー層とｎ形の第２のピラー層の図中Ｘ方向に垂直な断面における単位面積あたりのｐ形不純物量とｎ形不純物量が等しい（バランスがとれた）状態であれば、ｐ形の第１のピラー層とｎ形の第２のピラー層とは、図中Ｚ方向の各位置（各深さ）のｎ＋形ドレイン層１の第１の表面と平行な平面において、ｐ形不純物量とｎ形不純物量が等しい状態に形成される。このようにすることで、後述するようにソース層とドレイン層に逆バイアス電圧が印加されたときに、各ピラー層の不純物濃度が高くても、第１のピラー領域全体を空乏化させることができる。第２のピラー領域も同様にして、ｐ形の第３のピラー層とｎ形の第４のピラー層の不純物量が等しくなるように形成される。なお、ｐ形の第１及び第３のピラー層を同一のピラー層となるように形成し、ｎ形の第２及び第４のピラー層を同一のピラー層になるように形成することで、第１及び第２のピラー領域全体を通して不純物量のバランスをとることも可能である。
ｐ形の第５のピラー層は、第３のピラー層と同じ不純物量で形成されることも可能である。しかしながら、第５のピラー層は、第２のピラー領域の端部に形成されるため、隣接するｎ形の第４のピラー層のＸ方向に沿った半分の領域と不純物量のバランスがとられることが望ましい。すなわち、ｎ＋形ドレイン層１の第１の表面と平行な平面において、第５のピラー層９のｐ形不純物量は、第３のピラー層７のｐ形不純物量より少なければよく、好ましくは、第３のピラー層のｐ形不純物量の約半分とすることが望ましい。このようにすることで、第２のピラー領域の端部においても、逆バイアス印加時に完全に空乏化させることができる。
ｎ形不純物濃度が例えば１×１０１５〜１×１０１６／ｃｍ−３のｎ−形エピタキシャル層３が、ｎ形バッファ層２の表面上にＸ方向に沿って第２のピラー領域１０のｐ形の第５のピラー層９と隣接して形成される。ｎ−形エピタキシャル成長層３は、第２及び第４のピラー層（５，８）のｎ形不純物濃度よりも低い。
ｎ形のチャネルストッパ層２９が、Ｘ方向に沿って第２のピラー領域とは反対側でｎ−形エピタキシャル層３に隣接して形成されている。ｎ形のチャネルストッパ層２９は、ダイシングで個々に分離された電力用半導体装置１００の外周に沿った端部に露出して形成される。ｎ形のチャネルストッパ層２９のｎ形不純物濃度は、第２及び第４のピラー層のｎ形不純物濃度と同じにすることができる。
上記第１〜第５のピラー層は、図示した詳細な説明はしないが、一例として、以下のように作成することができる。例えば、ｎ＋形ドレイン層１の第１の表面上に、第１の半導体層よりもｎ形不純物濃度が低いｎ形バッファ層２の形成後、ｎ−形エピタキシャル層３の第１の層が、ｎ形バッファ層２の表面全体にエピタキシャル成長される。その後、ｎ−形エピタキシャル層３の第１の層の表面上に、マスクを用いて選択的にｐ形の第１、第３、及び第５のピラー層（４、７、９）が形成される領域にｐ形不純物が所定のドーズ量と所定の幅でイオン注入される。その後、別のマスクを用いて、ｎ形の第２及び第４ピラー層（５、８）が形成される領域に、ｎ形不純物が所定のドーズ量及び所定の幅でイオン注入される。なお、チャネルストッパ層２９が形成される領域に同時にイオン注入を行うことで、チャネルストッパ層２９がｎ形の第２及び第４（５、８）のピラー層と同時に形成されることができる。
この後、ｎ−形エピタキシャル層３の第２の層を、第１の層と同様にして第１の層の上にエピタキシャル成長した後に、上記と同様にｐ形の第１、第３、及び第５のピラー層形成のためのｐ形不純物のイオン注入、及びｎ形の第２及び第４のピラー層とｎ形のチャネルストッパ層２９を形成するためのｎ形不純物のイオン注入が行われる。以後、この工程を繰り返し、本実施形態では、４回繰り返した後に、高温で熱処理してｎ形不純物及びｐ形不純物を拡散させることで、図１に示したように、電力用半導体装置１００は、Ｘ方向に沿って隣接した、第１〜第５のピラー層（４、５、７、８、９）、ｎ−形エピタキシャル層３、及びｎ形チャネルストッパ層２９をドリフト層に有する。ｐ形不純物のイオン注入とｎ形不純物のイオン注入の順番はどちらが先でも問題はない。また、本実施形態では、エピタキシャル成長とイオン注入の工程を４回繰り返すことで、ｎ形不純物拡散層とｐ形不純物拡散層を４段形成して、それぞれの不純物拡散層を第１の表面の垂直方向（Ｚ方向）に連結させて、ｐ形ピラー層及びｎ形ピラー層が形成される。このエピタキシャル成長とイオン注入の工程の繰り返し数を増やすことで、各ピラー層の厚さが増えて電力用半導体装置１００の耐圧をさらに上げることが可能である。
第１のピラー領域と第２のピラー領域を上述のように形成する際に、不純物量のバランスをとる方法として、例えば、上記のｎ形不純物とｐ形不純物とのイオン注入の工程において、ドーズ量を等しくし、図中Ｘ方向でのイオン注入する領域の幅（ピラー幅）を等しくすれば良い。第１の領域と第２の領域のそれぞれにおいて、ｎ形不純物とｐ形不純物との各ピラー幅と各ドーズ量を等しくしてもよく、第１の領域と第２の領域を通して全体で、ｎ形不純物とｐ形不純物との各ピラー幅とドーズ量を等しくしても良い。第２のピラー領域の端部にあるｐ形の第５のピラー層は、前述のように隣接するｎ形の第４のピラー層の不純物量の約半分になるように形成されることが望ましい。このため、第５のピラー層のピラー幅は、第１及び第３のピラー幅の約半分となるように形成されればよい。
なお、上記以外のピラー層の形成方法として、例えば、ｐ形ピラー層及びｎ形ピラー層が、ｎ−形エピタキシャル層３中に形成されたトレンチ内にｐ形半導体層及びｎ形半導体層をエピタキシャル成長などで埋め込むことで形成されることも可能である。
複数の第１のｐ形ベース層１１が、第１のピラー領域６中の複数のｐ形の第１のピラーのそれぞれの上に電気的に接続されて形成される。それぞれの隣り合う第１のｐ形ベース層１１の間に、ｎ形半導体層からなる複数のＪＦＥＴ層３５が形成される。ＪＦＥＴ層３５は、複数のｎ形の第２のピラー層のそれぞれの上に電気的に接続される。複数のｎ＋形ソース層１４が、複数の第１のｐ形ベース層１１のそれぞれの表面上に選択的に形成されている。複数の第１のゲート電極１７が、第１のゲート絶縁膜を介して、それぞれ隣り合う第１のｐ形ベース層１１に跨るように形成されている。すなわち、各々の第１のゲート電極１７は、第１のゲート絶縁膜１６を介して、ＪＦＥＴ層３５上、このＪＦＥＴ層３５を挟んで隣り合う第１のｐ形ベース層１１のそれぞれの対向する一部分上、及び隣り合う第１のｐ形ベース層１１のそれぞれの表面に選択的に形成されたｎ＋形ソース層１４上に形成される。このｎ＋形ソース層１４が形成された第１のピラー領域は、後述するように、ｎ＋形ドレイン層１から、ｎ形の第２のピラー層５、及びｐ形ベース層１１を介してｎ＋形ソース層１４へ電流が流れる素子領域である。この素子領域よりも電力用半導体装置１００の端部（ダイシングラインの部分）側に素子領域を囲んで終端領域が形成される。
２つの隣り合う第２のｐ形ベース層１２が、第２のピラー領域１０中のｐ形の第３のピラー層７の上及びｐ形の第５のピラー層の上に、それぞれ離間して電気的に接続されて形成される。この第２のp形ベース層１２が形成される第２のピラー領域１０は、電流が流れない終端領域なので、第２のp形ベース層１２の表面にはｎ形ソース層１４が形成されていない。第１のピラー領域６上と同様に、隣り合う第２のｐ形ベース層１２の間には、ｎ形半導体層からなるＪＦＥＴ層３５が形成される。このＪＦＥＴ層３５は、ｎ形の第４のピラー層８の上に電気的に接続される。第２のゲート電極１９が、第２のゲート絶縁膜１８を介して、この２つの隣り合う第２のｐ形ベース層に挟まれたＪＦＥＴ層３５上、及びこの隣り合う第２のｐ形ベース層のそれぞれの対向する一部分上に形成される。また、複数の第１のゲート電極１７のうち最も第２のピラー領域１０側にある第１のゲート電極１７は、第１のゲート絶縁膜１６を介して、第１のピラー領域６の最端部に形成されたｐ形の第１のピラー層４上に形成された第１のｐ形ベース層上１１と、第２のピラー領域１０のｐ形の第３のピラー層７上に形成された第２のｐ形ベース層１２上とに跨って形成される。この第１のゲート電極１７の下には、他の第１のゲート電極１７と同様に、ｎ形の第２のピラー層５とＪＦＥＴ層３５が存在する。
第３のｐ形ベース層１３が、ｎ−形エピタキシャル層３の表面上の第２のピラー領域１０側に、間にＪＦＥＴ層３５を介して、第５のピラー層９上に電気的に接続されて形成された第２のｐ形ベース層１２と隣り合って形成される。第３のｐ形ベース層１３は、Ｘ方向において第１のｐ形ベース層１１又は第２のｐ形ベース層１２と同じ幅でも良いが、第１のｐ形ベース層１１又は第２のｐ形ベース層１２よりも幅が広いことが望ましい。それは、後述するように、アバランシェ降伏により発生した正孔の電流が、終端領域で効率よく第３のｐ形ベース層１３を介してソース電極に排出される必要があるためである。第３のゲート電極が、第３のゲート絶縁膜を介して、この第５のピラー層９上に形成された第２のｐ形ベース層１２上と、第３のｐ形ベース層１３上とに跨って形成される。第３のｐ形ベース層１３は、第２のｐ形ベース層１２同様に電流が流れない終端領域に形成されているので、その表面にもｎ＋形ソース層１４は形成されない。
２つの離間したｐ形ガードリング層２５が、ｎ−形エピタキシャル層３の表面上に第３のｐ形ベース層と離間して、形成される。ｎ形半導体層３０が、チャネルストッパ層２９の上部に電気的に接続されて形成される。絶縁膜２７が、第３のｐ形ベース層のダイシングライン側の端部上、ｐ形ガードリング層２５、及びｎ形半導体層３０の素子領域側の端部上を覆うように形成される。絶縁膜２７の開口部で、フィールドプレート電極２８が、ｐ＋形コンタクト層２６を介して、ｐ形ガードリング層２５にオーミック接合される。絶縁膜２７の別の開口部で、チャネルストッパ電極３３が、ｐ＋形半導体層３１及びｎ＋形半導体層３２を介して、ｎ形半導体層３０上に形成される。チャネルストッパ電極３３は、ｎ＋半導体層３２を介して、ｎ形半導体層３０にオーミック接合され、チャネルストッパ層２９と電気的に接続される。
ここで、第１〜第３のｐ形ベース層（１１、１２、１３）、ＪＦＥＴ層３５、ｐ形ガードリング層２５、ｎ形半導体層３０、ｐ＋形コンタクト層（１５、２６、３１）、及びｎ＋形ソース層１４は、例えば以下のようにすることで形成可能である。ｎ−形エピタキシャル層３とｎ形及びｐ形不純物のイオン注入工程を複数回繰り返し、前述の第１及び第２のピラー領域（６、１０）及びチャネルストッパ層の形成後、最後に、ｎ−形エピタキシャル層３が表面全体に形成される。その後、上記絶縁膜２７及び第１〜第３のゲート電極などをマスクに用いて、最後にエピタキシャル成長したｎ−形エピタキシャル層３中に、ｎ形不純物及びｐ形不純物をイオン注入及び熱処理をして、上記各層が形成される。
ソース電極２３が、層間絶縁膜２２を介して、第１のゲート電極１７、第２のゲート電極１９、及び第３のゲート電極２１上に形成され、第１〜第３のゲート電極から絶縁される。ソース電極２３は、第１のｐ形ベース層１１の表面上のｎ＋形ソース層１４の間、第２のｐ形ベース層１２の上、及び第３のｐ形ベース層１３の上に、それぞれ形成されたｐ＋形コンタクト層１５を介して、第１のｐ形ベース層１１、第２のｐ形ベース層１２、及び第３のｐ形ベース層１３にそれぞれオーミック接合される。ドレイン電極２４が、ｎ＋形ドレイン層１の第１の表面とは反対側の第２の表面にオーミック接合されて形成される。なお、第１〜第３のゲート電極は、図示しない領域で互いに電気的に接続されており、層間絶縁膜２２の開口部を通して、電力用半導体装置１００の外部に引き出される。ソース電極２３及びドレイン電極２４も同様に、図示しない領域で電力用半導体装置１００の外部に引き出される。
次に本実施形態に係る電力用半導体装置１００の動作について説明する。ソース電極２３に対して正の電圧がドレイン電極２４に印加された状態で、第１のゲート電極に閾値を超える電圧が印加されると、反転分布によるチャネル層が、第１のｐ形ベース層１１の表面の第１のゲート電極と対向する部分に、ｎ＋形ソース層１４とｎ形の第２のピラー層５とを接続するように形成されて、電力用半導体装置１００はオン状態になる。この結果、第１のピラー領域において、ドレイン電極２４から、ｎ＋形ドレイン層１、ｎ形の第２のピラー層５、第１のｐ形ベース層１１、及びｎ＋形ソース層１４を通り、ドレイン電極へ電流が流れる。この電流は、第１のゲート電極１７に印加される電圧により制御される。第２及び第３のゲート電極により、第２及び第３のｐ形ベース層中にチャネル層がそれぞれ形成されるが、ｎ＋形ソース層１４が形成されていないので、第２のピラー領域１０及びｎ−形エピタキシャル層３では電流が流れない。
第１のゲート電極１７に印加される電圧が閾値より小さいとチャネル層が消失するため、電力用半導体装置１００はオフ状態になり、ドレイン電極２４からソース電極２３へ流れる電流が遮断される。この後、ソース電極２３とドレイン電極２４に印加された電圧により、第１のピラー領域、第２のピラー領域、及びｎ−形エピタキシャル層３は、それぞれ空乏化する。オン抵抗を下げるために第２及び第４のピラー層（５、８）のｎ形不純物濃度が高く設定されているが、第１及び第３のピラー層のｐ形不純物量と等しくなるように形成されているため、第１のピラー領域及び第２のピラー領域では、完全に空乏化されることで耐圧が高く維持されている。また、ｎ−形エピタキシャル層３は、オン抵抗低減の必要がないために不純物濃度が低いので、空乏化しやすく耐圧が高い。不純物濃度を低くすることで、第１及び第２のピラー領域よりも耐圧を高くすることが可能である。
第２のピラー領域１０とｎ−形エピタキシャル層３の接続部分では、第１及び第２のピラー領域で連続していたｐ形ピラー層とｎ形ピラー層との繰り返し構造が途絶える。この部分では、ｐ形不純物量とｎ形不純物量とのバランスを保つことが難しい。本実施形態では、第５のピラー層のp形不純物量が、隣接する第４のピラー層のｎ形不純物量の半分程度になるように形成され（すなわちｐ形の第３のピラー層のｐ形不純物量の半分程度）、第４のピラー層と第５のピラー層との接合部で不純物量のバランスがとられている。しかしながら、この接続部分では、第１及び第２のピラー領域中のｐ−ｎ接合部に比べて、不純物量のバランスをとることが難しい。そのため、電力用半導体装置１００がオフ状態のときに、耐圧が低くアバランシェ降伏が起きやすい。アバランシェ降伏により発生した正孔の電流集中で素子が破壊することを防ぐために、アバランシェ降伏で発生する正孔が、効率よく（低い電気抵抗で）ソース電極に排出される必要がある。本実施形態に係る電力用半導体装置１００では、第５のピラー層９でアバランシェ降伏により発生した正孔は、第３のｐ形ベース層１３だけでなく、第５のピラー層９の上部に接続される第２のp形ベース層１２及び第３のピラー層７の上部に接続される第２のｐ形ベース層１２によりソース電極２３に排出される。第２のｐ形ベース層１２は、ｎ＋形ソース層１４が形成されていないため、第１のｐ形ベース層に比べてソース電極との接触面積が大きいため、正孔排出の際の抵抗が低い。このため、アバランシェ降伏により発生した正孔電流の排出による発熱が少なく抑えられる。また、第２のｐ形ベース層１２と第３のｐ形ベース層１３には、ｎ＋形ソース層１４が形成されていないため、アバランシェ降伏の正孔電流により、ｎ＋形ソース層／第２のｐ形ベース層（第３のｐ形ベース層）／第４のｎ形ピラー層（ｎ−形エピタキシャル層３）の寄生トランジスタのラッチアップの心配もない。このため、本実施形態に係る電力用半導体装置１００は、終端領域でのアバランシェ耐量が高く、高耐圧の動作が可能である。
次に本実施形態に係る電力用半導体装置１００を、比較例の電力用半導体装置１０１と比較して、本実施形態の利点を説明する。図２は、比較例の電力用半導体装置１０１の要部の模式断面図である。なお、本実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。本実施形態との相異点について主に説明する。
比較例の電力用半導体装置１０１は、本実施形態の電力用半導体装置１００において、第２のゲート電極１９と第２のゲート絶縁膜１８、及び第３のゲート電極２１と第３のゲート絶縁膜２０が取り除かれ、隣り合う２つの第２のｐ形ベース層１２及び第３のｐ形ベース層１３がそれぞれ互いに水平方向（Ｘ方向）に接続して１つの第３のｐ形ベース層１３ａが形成された構造である。ソース電極２３は、ｐ＋形コンタクト層１５を介して第３のｐ形ベース層１３ａとオーミック接合される。上記点を除いては、比較例の電力用半導体装置１０１は、本実施形態に係る電力用半導体装置１００と同じである。
比較例の電力用半導体装置１０１は、本実施形態に係る電力用半導体装置１００と比べて、第２のピラー領域１０ａの上部において複数の第２のｐ形ベース層１２が離間して間にＪＦＥＴ層３５を有する構造を有さないため、第３のｐ形ベース層１３ａとソース電極２３との接触面積が大きい。このため、第５のピラー層９ａでアバランシェ降伏が起きても、比較例の電力用半導体装置１０１は、本実施形態の電力用半導体装置１００よりも、正孔がドレイン電極へ抜ける際の抵抗が低い。しかしながら、電力用半導体装置１０１は、第２のピラー領域１０ａの上部において、ｎ形の第４のピラー層８ａの上部に第３のｐ形ピラー層１３ａが存在する。このため、第２のピラー領域１０ａは、第１のピラー領域６に比べて、ソース電極２３側の表面付近で、ｐ形不純物量がｎ形不純物量よりも多い状態となる。第２のピラー領域１０ａでは、不純物量のバランスが崩れて、近似的に第２のピラー領域１０ａ全体がｐ形不純物量が少ないｐ形の半導体層と見なされる。これに対して、第１のピラー領域６では、ｎ形の第２のピラー層５の上には、ｎ形のＪＦＥＴ層３５が接続され、ソース電極２３側においても、ｐ形不純物量とｎ形不純物量のバランスがとれており、第１のピラー領域６は、近似的に全体として完全に空乏化した高抵抗層と見なされる。図２の下部に、第１のピラー領域６及び第２のピラー領域１０ａ中のＣ１−Ｃ２及びＢ１−Ｂ２断面に沿った、深さ方向の電界強度分布分布を示した。左側が第１のピラー領域６の電界強度分布であり、右側が第２のピラー領域１０ａの電界強度分布である。第１のピラー領域６は、完全に空乏化しているので、深さ方向に対して電界強度が一定である。これに対して、第２のピラー領域１０ａでは、全体としてｐ形半導体と近似されるので、ソース電極２３側に向かって電界強度が徐々に低下する分布となる。耐圧は、深さ方向の電界強度の積分値であるので、第２のピラー領域１０ａは、第１のピラー領域６よりも耐圧が大きく低下する。このため、比較例の電力用半導体装置１０１は、終端領域での耐圧が低いので、終端領域で素子破壊が起こりやすい。
これに対して、本実施形態に係る電力用半導体装置１００は、第２のピラー領域１０では第１のピラー領域６と同じようにｎ形ピラー層の上にｎ形のＪＦＥＴ層３５を有し、このＪＦＥＴ層３５を介して隣り合う第２のｐ形ベース層１２が形成され、ソース電極２３側で、第１のピラー領域６と同じピラー構造を有する。このため、本実施形態に係る電力用半導体装置１００の第２のピラー領域１０は、第１のピラー領域６とほぼ同じ耐圧を有するので、比較例の電力用半導体装置１０１に比べて、終端領域での耐圧が向上し、終端領域での素子破壊が抑制される。比較例の電力用半導体装置１０１の耐圧が６４０Ｖであったのに対して、本実施形態に係る電力用半導体装置１００は、耐圧が６７０Ｖに向上した。
本実施形態に係る電力用半導体装置１００は、素子領域を形成する第１のピラー領域６と、Ｘ方向に沿ってこの第１のピラー領域６に隣接する第２のピラー領域１０とを有する。第２のピラー領域１０は、ピラーセットとＸ方向に沿ってこのピラーセットに隣接する第５のピラー層９とを有する。ピラーセットは、第３のピラー層７とＸ方向に沿ってこの第３のピラー層７に隣接する第４のピラー層８とを有する。複数のｐ形の第２のベース層１２が、第３のピラー層７及び第５のピラー層９の各々の上に電気的に接続され、互いに離間するように設けられる。この第２のｐ形ベース層１２には、ｎ＋形ソース層１４が形成されていない。これにより、アバランシェ降伏により発生した正孔が、第２のピラー領域１０の上部のソース電極２３へ低抵抗で排出され、またラッチアップの発生も抑制できるため、電力用半導体装置１００では、終端領域での素子の破壊が抑制されることができる。さらに、第２のピラー領域１０のソース電極２３側においても、ｐ形不純物量とｎ形不純物量とのバランスをとることが可能となるので、電力用半導体装置１００は、終端領域における耐圧が素子領域と同様に高い。すなわち、終端領域での素子破壊が抑制された電力用半導体装置が得られる。
（第２の実施の形態）
第２の実施の形態に係る電力用半導体装置２００を、図４を用いて説明する。図４は、第２の実施の形態に係る電力用半導体装置２００の要部の模式断面図である。なお、第１の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施の形態との相異点について主に説明する。
図４に示したように、本実施形態に係る電力用半導体装置２００は、第１の実施形態に係る電力用半導体装置１００と以下の点で相異する。電力用半導体装置２００は、第１の実施形態に係る電力強半導体装置１００において、第１のピラー領域６のｎ形の第２のピラー層５と第２のピラー領域１０のｐ形の第３のピラー層７との間に、もう一組のｐ形の第３のピラー層７とｎ形の第４のピラー層８とを挿入した構造を有する。すなわち、第１の実施形態に係る電力用半導体装置１００において、第２のピラー領域のピラーセットは、一組の第３のピラー層７及び第４のピラー層８を有していた。これに対して、本実施形態に係る電力用半導体装置２００においては、ピラーセットは、図中Ｘ方向に沿って交互に繰り返して配置された２周期（二組）の第３のピラー層７及び第４のピラー層８で構成される。追加された第３のピラー層７の上部に接続されるように、第２のｐ形ベース層１２が追加形成される。追加された第４のピラー層８の上部に接続されるように、ｎ形のＪＦＥＴ層３５が追加形成される。追加された第２のｐ形ベース層１２上と、その隣り合う第２のｐ形ベース層上とに第２のゲート絶縁膜を介した第２のゲート電極がさらに追加形成される。
本実施形態にかかる電力用半導体装置２００は、上記のように、第１の実施形態に係る電力用半導体装置１００と比べて、電流が流れない第２のピラー領域１０ｂにおいて、第２のｐ形ベース層１２と第２のゲート電極１９がそれぞれ一組増えている。このため、第２のピラー領域１０ｂの端部である第５のピラー層９でアバランシェ降伏が発生したときに、正孔がソース電極２３に排出される抵抗がさらに低減されるため、本実施形態の電力用半導体装置２００は、第１の実施形態に係る電力用半導体装置１００よりも終端領域でのアバランシェ耐量が上がり信頼性が向上する。この第２のピラー領域１０ｂにおいて、第２のｐ形ベース層１２の数が増えるほど、アバランシェ耐量をあげることができるが、素子領域に対して終端領域の面積の割合が増えてしまい製造コストの上昇に影響をあたえるため、実際の第２のｐ形ベース層１２の数は設計により詳細が決められる。上記以外は、第１の実施形態と同様な効果が得られる。すなわち、終端領域での素子破壊が抑制された電力用半導体装置が得られる。
（第３の実施の形態）
第３の実施の形態に係る電力用半導体装置３００を、図５を用いて説明する。図５は、第３の実施の形態に係る電力用半導体装置３００の要部の模式断面図である。なお、第１の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施の形態との相異点について主に説明する。
第３の実施形態に係る電力用半導体装置３００は、第２のピラー領域１０ｃにおいて、ｐ形の第５のピラー層９ｃとｎ−形エピタキシャル層３との間にｎ形の第６のピラー層３４をさらに有している点で、第１の実施形態に係る半導体装置１００と相異する。このｎ形の第６のピラー層３４は、第５のピラー層９ｃの上部に接続された第２のｐ形ベース層１２と第３のｐ形ベース層１３とで挟まれたｎ形のＪＦＥＴ層３５に、その上部で接続される。第６のピラー層の上部には、第３のゲート電極が配置される。この場合、ｐ形の第５のピラー層９ｃは、第２のピラー領域１０ｃの端部に形成されていないので、ｐ形の第３のピラー層７と同一の構造で形成される。すなわち、ｐ形の第５のピラー層９ｃは、ｎ＋形ドレイン層１の第１の表面と平行な平面において、そのｐ形不純物量が、ｐ形の第３のピラー層７のｐ形不純物量と等しくなるように形成される。代わりに、ｎ形の第６のピラー層３４が第２のピラー領域１０ｃの端部に形成されることになるので、ｎ形の第６のピラー層３４は、ｎ＋形ドレイン層１の第１の表面と平行な平面において、ｎ形不純物量がｎ形の第４のピラー層８のｎ形不純物量よりもより少なく形成されればよく、好ましくは約半分になるように形成されればよい。
本実施形態の電力用半導体装置３００では、第２のピラー領域１０ｃの端部がｎ形の第６のピラー層３４で構成されるため、アバランシェ降伏が第６のピラー層３４の領域で起こりやすい。第１の実施形態に係る電力用半導体装置１００と比べて、アバランシェ降伏による正孔が第３のｐ形ベース層１３に流れやすくなり、アバランシェ耐量が少し増加する。これ以外は、電力用半導体装置３００は、第１の実施形態同様の効果を有する。すなわち、終端領域での素子破壊が抑制された電力用半導体装置が得られる。
（第４の実施の形態）
第４の実施の形態に係る電力用半導体装置４００を、図６を用いて説明する。図６は、第４の実施の形態に係る電力用半導体装置４００の要部の模式断面図である。なお、第１の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施の形態との相異点について主に説明する。
第４の実施形態に係る電力用半導体装置４００は、第１の実施形態に係る電力用半導体装置１００がプレーナ構造のゲート電極を有していたのと違い、トレンチ構造のゲート電極を有している点で相異する。それ以外は、第１の実施形態と同様の構造である。第４の実施形態に係る電力用半導体装置４００では、第１のゲート電極１７ａは、隣り合う第１のｐ形ベース層１１ａの間で、隣り合う第１のｐ形ベース層１１ａが側壁に露出し、ｎ形の第２のピラー層５が底面に露出した第１のトレンチ内に、第１のゲート絶縁膜１６ａを介して埋め込まれて形成される。第２のゲート電極１９ａは、隣り合う第２のｐ形ベース層１２の間で、隣り合う第２のベース層１２が側壁に露出し、ｎ形の第４のピラー層８が底面に露出した第２のトレンチ内に、第２のゲート絶縁膜１８ａを介して埋め込まれて形成される。第３のゲート電極２１ａは、ｐ形の第５のピラー層の上部に接続された第２のｐ形ベース層１２とそれに隣り合う第３のｐ形ベース層１３との間で、上記第２のｐ形ベース層１２と上記第３のｐ形ベース層１３が側壁に露出し、ｎ−形エピタキシャル層３が底面に露出した第３のトレンチ内に、第３のゲート絶縁膜２０ａを介して埋め込まれて形成される。埋め込まれた第１〜第３のゲート電極（１７ａ、１９ａ、２１ａ）の上に層間絶縁膜２２が形成され、第１〜第３のゲート電極（１７ａ、１９ａ、２１ａ）は、ソース電極２３と絶縁される。
本実施形態に係る電力用半導体装置４００も、第１の実施形態に係る電力用半導体装置１００と同様に、素子領域を形成する第１のピラー領域６と、Ｘ方向に沿ってこの第１のピラー領域６に隣接する第２のピラー領域１０とを有する。第２のピラー領域１０は、ピラーセットとＸ方向に沿ってこのピラーセットに隣接する第５のピラー層９とを有する。ピラーセットは、第３のピラー層７とＸ方向に沿ってこの第３のピラー層７に隣接する第４のピラー層８とを有する。複数のｐ形の第２のベース層１２が、第３のピラー層７及び第５のピラー層９の各々の上に電気的に接続され、互いに離間するように設けられる。この第２のｐ形ベース層１２には、ｎ＋形ソース層１４が形成されていない。これにより、アバランシェ降伏により発生した正孔が、第２のピラー領域１０の上部のソース電極２３へ低抵抗で排出され、またラッチアップの発生も抑制できるため、電力用半導体装置４００では、終端領域での素子の破壊が抑制されることができる。さらに、第２のピラー領域１０のソース電極２３側においても、ｐ形不純物量とｎ形不純物量とのバランスをとることが可能となるので、電力用半導体装置４００は、終端領域における耐圧が高い。すなわち、終端領域での素子破壊が抑制された電力用半導体装置が得られる。さらに、本実施形態に係る電力用半導体装置４００は、ゲート電極がトレンチ構造のゲート電極で形成されているので、プレーナ構造のゲート電極に比べて集積度をあげることができる利点を有する。
以上説明した各実施形態及び比較例では、第１〜第５のピラー層は、図中Ｙ方向に延伸するストライプ状のピラー層として、各電力用半導体装置を説明した。しかしながら、各実施例で示した要部断面図に示した構造を有する電力用半導体装置であれば、第１〜第５のピラー層は、Ｙ方向に延伸する格子状又は千鳥格子状のピラー層でも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ ｎ＋形ドレイン層
２ ｎ形バッファ層
３ ｎ−形エピタキシャル層
４ ｐ形の第１のピラー層
５ ｎ形の第２のピラー層
６ 第１のピラー領域
７ ｐ形の第３のピラー層
８ ｎ形の第４のピラー層
９ ｐ形の第５のピラー層
１０ 第２のピラー領域
１１ 第１のｐ形ベース層
１２ 第２のｐ形ベース層
１３ 第３のｐ形ベース層
１４ ｎ＋形ソース層
１５ ｐ＋形コンタクト層
１６ 第１のゲート絶縁膜
１７ 第１のゲート電極
１８ 第２のゲート絶縁膜
１９ 第２のゲート電極
２０ 第３のゲート絶縁膜
２１ 第３のゲート電極
２２ 層間絶縁膜
２３ ソース電極
２４ ドレイン電極
２５ ｐ形ガードリング層
２６ ｐ＋形コンタクト層
２７ 絶縁膜
２８ フィールドプレート電極
２９ チャネルストッパ層
３０ ｎ形半導体層
３１ ｐ＋形半導体層
３２ ｎ＋形半導体層
３３ チャネルストッパ電極
３４ ｎ形の第６のピラー層
３５ ｎ形ＪＦＥＴ層

Claims (11)

  1. 第１の表面を有する第１導電形の第１の半導体層と、
    前記第１の半導体層の前記第１の表面上で、複数の第２導電形の第１のピラー層と複数の第１導電形の第２のピラー層とが、前記第１の表面に平行な第１の方向に沿って交互に繰り返して配置されて構成される第１のピラー領域と、
    前記第１の半導体層の前記第１の表面上で、前記第１の方向に沿って前記第１のピラー領域の前記第２のピラー層に隣接する第２のピラー領域であって、少なくとも１つの第２導電形の第３のピラー層と、前記第１の方向に沿って前記第３のピラー層に隣接する第１導電形の第４のピラー層とから構成されるピラーセットと、前記第１の方向に沿って前記ピラーセットに隣接する第２導電形の第５のピラー層と、で構成される第２のピラー領域と、
    前記第１の半導体層の前記第１の表面上で、前記第１の方向に沿って前記第２のピラー領域と隣接し、前記第２のピラー層よりも第１導電形不純物濃度が低い第１導電形のエピタキシャル層と、
    前記複数の第１のピラー層の各々の上に電気的に接続され、互いに離間するように設けられた複数の第２導電形の第１のベース層と、
    前記第３のピラー層及び前記第５のピラー層の各々の上に電気的に接続され、互いに離間するように設けられた複数の第２導電形の第２のベース層と、
    前記エピタキシャル層の表面で、前記複数の第２のベース層のうち前記第５のピラー層上に接続された第２のベース層と離間して隣り合うように設けられた第２導電形の第３のベース層と、
    前記複数の第１のベース層の各々の表面に選択的に形成され、前記エピタキシャル層よりも第１導電形不純物濃度が高い複数の第１導電形のソース層と、
    前記複数の第１のベース層のうち隣り合う第１のベース層の各々の上、前記複数のソース層のうち前記隣り合う第１のベース層上に形成されたソース層上、及び前記第２のピラー層上に、第１のゲート絶縁膜を介して設けられた第１のゲート電極と、
    前記複数の第２のベース層のうち隣り合う第２のベース層の各々の上、及び前記第４のピラー層上に、第２のゲート絶縁膜を介して設けられた第２のゲート電極と、
    前記第３のベース層及び前記第５のピラー層上に接続された前記第２のベース層の各々の上に、第３のゲート絶縁膜を介して設けられた第３のゲート電極と、
    前記第１の半導体層の前記第１の表面とは反対側の表面に電気的に接続されて設けられた第１の電極と、
    前記ソース層、前記第１のベース層、前記第２のベース層、及び前記第３のベース層の各々に電気的に接続された第２の電極と、
    を備えたことを特徴とする電力用半導体装置。
  2. 前記ピラーセットは、前記第１の方向に沿って交互に繰り返し配置された単一の第３のピラー層及び単一の第４のピラー層で構成されることを特徴とする請求項１記載の電力用半導体装置。
  3. 前記ピラーセットは、前記第１の方向に沿って交互に繰り返し配置された複数の第３のピラー層及び複数の第４のピラー層で構成され、前記複数の第２のベース層は、各々離間して前記複数の第３のピラー層の各々の上に電気的に接続されることを特徴とする請求項１記載の電力用半導体装置。
  4. 隣り合う前記第１のベース層の間で前記第２のピラー層に電気的に接続され、隣り合う前記第２ベース層の間で前記第４ピラー層に電気的に接続された、第１導電形の第３の半導体層が設けられていることを特徴とする請求項１〜３のいずれか１つに記載の電力用半導体装置。
  5. 前記第１のゲート電極は、隣り合う前記第１のベース層が側壁に露出し前記第２のピラー層が底面に露出した第１のトレンチ内に、前記第１のゲート絶縁膜を介して埋め込まれて形成され、
    前記第２のゲート電極は、隣り合う前記第２のベース層が側壁に露出し前記第４のピラー層が底面に露出した第２のトレンチ内に、前記第２のゲート絶縁膜を介して埋め込まれて形成され、
    前記第３のゲート電極は、前記第５のピラー層上に接続された前記第２のベース層と前記第３のベース層とが側壁に露出し、前記エピタキシャル層が底面に露出した第３のトレンチ内に前記第３のゲート絶縁膜を介して埋め込まれて形成されていることを特徴とする請求項１〜３のいずれか１つに記載の電力用半導体装置。
  6. 前記第１の表面と平行な平面において、前記第５のピラー層の第２導電形不純物量が、前記第３のピラー層の第２導電形不純物量よりも少なくなるように形成されていることを特徴とする請求項１〜５のいずれか１つに記載の電力用半導体装置。
  7. 前記第２のピラー領域は、前記第５のピラー層と前記エピタキシャル層の間に第１導電形の第６のピラー層をさらに備えることを特徴とする請求項１〜５のいずれか１つに記載の電力用半導体装置。
  8. 前記第１の表面と平行は平面において、前記第６のピラー層の第１導電形不純物量が、前記第４のピラー層の第１導電形不純物量よりも少なくなるように形成されていることを特徴とする請求項７記載の電力用半導体装置。
  9. 前記第３のベース層は、第１の方向に沿って前記第２のベース層よりも幅広であることを特徴とする請求項１〜８のいずれか１つに記載の電力用半導体装置。
  10. 前記第１の半導体層と、前記第１のピラー領域及び前記第２のピラー領域との間に、さらに第１導電形の第４の半導体層を備えることを特徴とする請求項１〜９のいずれか１つに記載の電力用半導体装置。
  11. 前記第１の半導体層と前記第１の電極との間に、さらに第２の導電形の第５の半導体層を備えることを特徴とする請求項１〜１０のいずれか１つに記載の電力用半導体装置。
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