CN106030811B - 一种功率半导体器件纵向超结漂移区结构的制作方法 - Google Patents

一种功率半导体器件纵向超结漂移区结构的制作方法 Download PDF

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Abstract

一种功率半导体器件纵向超结漂移区结构的制作方法，涉及半导体技术，制作方法包括：以P+单晶硅片为衬底(11)，首先在P+单晶硅衬底(11)表面外延生长P型层(12)，然后在P型层(12)表面通过外延或离子注入并推阱形成一层N型层(13)，其中P型层(12)是超结部分的耐压层，N型层(13)是器件正面MOS部分的形成区域，在器件正面工艺完成后进行背面减薄，通过背面氢离子的多次选择性注入以及低温退火，形成超结结构中的N柱区(25)。本发明的有益效果为，制作方法简单，降低了制造工艺难度，减少了制造成本，尤其适用于功率半导体器件纵向超结漂移区结构的制作。

Description

一种功率半导体器件纵向超结漂移区结构的制作方法
技术领域
本发明涉及半导体技术，具体的说是涉及一种功率半导体器件纵向超结漂移区结构的制作方法。
背景技术
超结(Super Junction，SJ)结构是一种漂移区上的结构创新，由满足电荷平衡条件(QP＝QN) 的交替P柱区和N柱区组成。具有超结漂移区结构的功率半导体器件，在集电极/阳极/漏极高偏压下，P柱和N柱将完全耗尽，在横向电场和纵向电场的相互作用下，漂移区内纵向电场分布趋于均匀，可以在更高的漂移区浓度下，以更薄的漂移区厚度获得需要的击穿电压，因此可以有效优化功率半导体器件导通压降与关断损耗之间的折衷问题。
由于工艺水平以及生产成本的限制，SJ漂移区结构的耐压一般为600V、900V、1200V。器件厚度分别约为50、70、100um。其中优化的1200V超结FS-IGBT与常规的FS-IGBT相比，导通损耗、开关损耗可以分别降低约25％、30％。
对于具有SJ漂移区结构的功率半导体器件，其中SJ漂移区结构的的制作方法主要有如下两种：
(1)多次外延法：在N+单晶衬底上外延生长一层N型区，光刻后硼离子注入，多次交替进行以上工艺直至N型区厚度达到器件耐压对应的漂移区厚度。通过高温扩散形成所需要的P柱区与N柱区。该方法对应的SJ漂移区结构如图1所示。
(2)深槽刻蚀-外延填充法：在N+单晶衬底上外延生长N型区，其厚度达到器件耐压对应的漂移区厚度。光刻后进行反应离子深槽刻蚀，外延生长P型区填充深槽，化学机械抛光进行表面平坦化，形成所需要的P柱区与N柱区。该方法对应的SJ漂移区结构如图2所示。
以上方法有着各自的优缺点，方法(1)的技术特点是：该方法受P柱区深宽比的限制弱，但是随着P柱高度的增加，交替次数增加，工艺成本大幅提高，而且每次外延后硼注入的对准难以做到一致，对工艺线的操作精度要求较高。方法(2)的技术特点是：该方法的工艺步骤简单，工艺成本较低，而且P柱区的宽度与形貌易于控制，在杂质浓度均匀性方面也更胜一筹，但是在高深宽比外延填充工艺中，空洞问题难以克服，使器件存在潜在的可靠性风险，其原因是槽顶的外延生长阻挡了原子到达槽底。同时工艺成本与难度也将随着槽区深宽比的提高而增加。由于超结漂移区结构实现高耐压的基础是P/N柱区严格满足电荷平衡，这进一步提高了工艺难度。
发明内容
本发明所要解决的，就是针对上述传统超结结构制造工艺存在的问题，提出一种功率半导体器件纵向超结漂移区结构的制作方法。
本发明解决上述技术问题所采用的技术方案是：一种功率半导体器件纵向超结漂移区结构的制作方法，其特征在于，包括以下步骤：
a：采用P+单晶硅片，制备P+衬底11；
b：在P+衬底11上完成器件的正面工艺，至少包括形成P型区12、有源区制作和正面金属化；
c：进行硅片背面减薄；
d：在硅片背面进行H+的多次选择性注入、低温退火，在P型区12中形成构成超结结构的N柱区25；
e：背面金属化。
具体的，步骤b还包括以下步骤：
b1：在P+衬底11上外延生长P型区12；
b2：在P型区12上外延生长N型区13；
b3：在N型区13上生长场氧化层14；
b4：在N型区13中刻蚀有源区；
b5：在N型区13上生长栅氧化层15；
b6：在栅氧化层15上进行N+多晶硅层16的淀积与刻蚀；
b7：在N型区13中进行Pbody基区17的硼注入与推阱；
b8：在Pbody基区17中进行N+源区18的砷注入与推阱；
b9：在Pbody基区17上进行BPSG19的淀积与回流；
b10：在Pbody基区17上进行接触孔20的刻蚀；
b11：在Pbody基区17中进行P+接触区21的硼注入与退火；
b12：正面金属化，在BPSG19上形成发射极22。
进一步的，步骤d还包括：
在硅片背面进行H+的多次选择性注入，低温退火在P型区12中形成构成超结结构的N 柱区25后，再次进行H+的多次注入后，经低温退火在P+衬底11和超结结构之间形成N型场截止层24。
具体的，步骤b还包括以下步骤：
b1：在P+衬底11上外延生长N型场截止层24；
b2：在N+型场截止层上外延生长P型区12；
b3：在P型区12上外延生长N型区13；
b4：在N型区13上生长场氧化层14；
b5：在N型区13中刻蚀有源区；
b6：在N型区13上生长栅氧化层15；
b7：在栅氧化层15上进行N+多晶硅层16的淀积与刻蚀；
b8：在N型区13中进行Pbody基区17的硼注入与推阱；
b9：在Pbody基区17中进行N+源区18的砷注入与推阱；
b10：在Pbody基区17上进行BPSG19的淀积与回流；
b11：在Pbody基区17上进行接触孔20的刻蚀；
b12：在Pbody基区17中进行P+接触区21的硼注入与退火；
b13：正面金属化，在BPSG19上形成发射极22。
具体的，步骤b还包括以下步骤：
b1：在P+衬底11上外延生长P型区12；
b2：在硅片正面离子注入磷或者砷，在P型区12中推阱形成N型区13；
b3：在N型区13上生长场氧化层14；
b4：在N型区13中刻蚀有源区；
b5：在N型区13上生长栅氧化层15；
b6：在栅氧化层15上进行N+多晶硅层16的淀积与刻蚀；
b7：在N型区13中进行Pbody基区17的硼注入与推阱；
b8：在Pbody基区17中进行N+源区18的砷注入与推阱；
b9：在Pbody基区17上进行BPSG19的淀积与回流；
b10：在Pbody基区17上进行接触孔20的刻蚀；
b11：在Pbody基区17中进行P+接触区21的硼注入与退火；
b12：正面金属化，在BPSG19上形成发射极22。
进一步的，步骤d还包括：
在硅片背面进行H+的多次选择性注入，低温退火在P型区12中形成构成超结结构的N 柱区25后，再次进行H+的多次注入后，经低温退火在P+衬底11和超结结构之间形成N型场截止层24。
具体的，步骤b还包括以下步骤：
b1：在P+衬底11上外延生长N型场截止层24；
b2：在N+型场截止层上外延生长P型区12；
b3：在硅片正面离子注入磷或者砷，在P型区12中推阱形成N型区13；
b4：在N型区13上生长场氧化层14；
b5：在N型区13中刻蚀有源区；
b6：在N型区13上生长栅氧化层15；
b7：在栅氧化层15上进行N+多晶硅层16的淀积与刻蚀；
b8：在N型区13中进行Pbody基区17的硼注入与推阱；
b9：在Pbody基区17中进行N+源区18的砷注入与推阱；
b10：在Pbody基区17上进行BPSG19的淀积与回流；
b11：在Pbody基区17上进行接触孔20的刻蚀；
b12：在Pbody基区17中进行P+接触区21的硼注入与退火；
b13：正面金属化，在BPSG19上形成发射极22。
本发明的有益效果为，制造方法简单，降低了制造工艺难度，减少了制造成本。
附图说明
图1是传统的多次外延法工艺下生产的SJ-IGBT的基本结构示意图；
图2是传统的深槽刻蚀-外延填充法工艺下生产的SJ-IGBT的基本结构示意图；
图3是本发明的第一种功率半导体器件纵向超结漂移区结构的制作方法工艺流程示意图；
图4是本发明的第二种功率半导体器件纵向超结漂移区结构的制作方法工艺流程示意图；
图5是本发明的第三种功率半导体器件纵向超结漂移区结构的制作方法工艺流程示意图；
图6是本发明的第四种功率半导体器件纵向超结漂移区结构的制作方法工艺流程示意图；
图7是实施例的SJ-IGBT的结构示意图；
图8是实施例中制备P+单晶硅片衬底的结构示意图；
图9是实施例中外延生长P型区的结构示意图；
图10是实施例中外延生长N型区的结构示意图；
图11是实施例中生长场氧化层的结构示意图；
图12是实施例中刻蚀有源区的结构示意图；
图13是实施例中生长栅氧化层的结构示意图；
图14是实施例中N+多晶硅淀积与刻蚀的结构示意图；
图15是实施例中Pbody基区硼注入与推阱的结构示意图；
图16是实施例中N+源区砷注入与推阱的结构示意图；
图17是实施例中BPSG淀积与回流、接触孔刻蚀的结构示意图；
图18是实施例中P+接触区硼注入与推阱的结构示意图；
图19是实施例中正面金属化、背面减薄的结构示意图；
图20 是实施例中背面H+的多次选择性注入的结构示意图；
图21是实施例中背面H+的多次注入的结构示意图；
图22是实施例中低温退火后的结构示意图；
图23是实施例中背面金属化后的结构示意图。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
如图3所示，本发明的第一种功率半导体器件纵向超结漂移区结构的制作方法，包括以下步骤：
第一步：采用P+单晶硅片，制备P+衬底11；
第二步：在P+衬底11上外延生长P型区12；
第三步：在P型区12上外延生长N型区13；
第四步：在N型区13上生长场氧化层14；
第五步：在N型区13中刻蚀有源区；
第六步：在N型区13上生长栅氧化层15；
第七步：在栅氧化层15上进行N+多晶硅层16的淀积与刻蚀；
第八步：在N型区13中进行Pbody基区17的硼注入与推阱；
第九步：在Pbody基区17中进行N+源区18的砷注入与推阱；
第十步：在Pbody基区17上进行BPSG19的淀积与回流；
第十一步：在Pbody基区17上进行接触孔20的刻蚀；
第十二步：在Pbody基区17中进行P+接触区21的硼注入与退火；
第十三步：正面金属化，在BPSG19上形成发射极22；
第十四步：进行硅片背面减薄；
第十五步：在硅片背面进行H+的多次选择性注入、低温退火，在P型区12中形成构成超结结构的N柱区25；
第十六步：背面金属化。
如图4所示，为本发明的第二种功率半导体器件纵向超结漂移区结构的制作方法，本方法在第一种方法的基础上，提供了在器件需要时，在硅片背面进行H+的多次选择性注入，低温退火在P型区12中形成构成超结结构的N柱区25后，再次进行H+的多次注入后，经低温退火在P+衬底11和超结结构之间形成N型场截止层24，本方法简化了N型场截止层24 的生成方法。
如图5所示，为本发明的第三种功率半导体器件纵向超结漂移区结构的制作方法，包括以下步骤：
第一步：采用P+单晶硅片，制备P+衬底11；
第二步：在P+衬底11上外延生长P型区12；
第三步：在硅片正面离子注入磷或者砷，在P型区12中推阱形成N型区13；
第四步：在N型区13上生长场氧化层14；
第五步：在N型区13中刻蚀有源区；
第六步：在N型区13上生长栅氧化层15；
第七步：在栅氧化层15上进行N+多晶硅层16的淀积与刻蚀；
第八步：在N型区13中进行Pbody基区17的硼注入与推阱；
第九步：在Pbody基区17中进行N+源区18的砷注入与推阱；
第十步：在Pbody基区17上进行BPSG19的淀积与回流；
第十一步：在Pbody基区17上进行接触孔20的刻蚀；
第十二步：在Pbody基区17中进行P+接触区21的硼注入与退火；
第十三步：正面金属化，在BPSG19上形成发射极22；
第十四步：进行硅片背面减薄；
第十五步：在硅片背面进行H+的多次选择性注入、低温退火，在P型区12中形成构成超结结构的N柱区25；
第十六步：背面金属化。
如图6所示，为本发明的第四种功率半导体器件纵向超结漂移区结构的制作方法，本方法在第三种方法的基础上，提供了在器件需要时，在硅片背面进行H+的多次选择性注入，低温退火在P型区12中形成构成超结结构的N柱区25后，再次进行H+的多次注入后，经低温退火在P+衬底11和超结结构之间形成N型场截止层24，本方法简化了N型场截止层24 的生成方法。
有上述方案可知，第一种方法与第三种方法的区别在于N型区13的生成方法不同，第一种为通过外延生长，第三种为通过推阱形成。
本发明的实质是以P+单晶硅片为衬底，首先在P+单晶硅衬底表面外延生长P型层，然后在P型层表面形成一层N型层(外延或离子注入并推阱形成)，其中P型层是超结部分的耐压层，N型层是器件正面MOS部分的形成区域，在器件正面工艺完成后进行背面减薄，通过背面氢离子(H+)的多次选择性注入以及低温退火，形成超结结构中的N柱区；器件需要时还可以在氢离子(H+)的多次选择性注入后再次进行背面氢离子(H+)的多次非选择性注入，并经同样的低温退火处理，形成超结结构和P+衬底之间的N+场截止层，从而得到具有N+场截止层的超结漂移区结构。
本发明的工作原理为：
本发明的基本工艺方案是在P+单晶硅片衬底上分别外延生长P型区、N型区，其中P型区作为超结部分的耐压层，N型区是正面平面栅MOS部分的形成区域。在通过正面平面栅MOS工艺、背面减薄后，依次进行背面氢离子的多次选择性注入、背面H+的多次注入、低温退火，从而激活与氢相关的施主，形成N柱区与N型场截止层24，降低复合中心的浓度，展宽峰值浓度的分布范围。最后加以背面金属化等工艺，形成完整结构。
其中，由于氢的原子半径与质量在化学元素中均是最小的，所以氢离子在硅中的扩散很快，尤其在正面平面栅MOS区域工艺高达1000℃的热处理过程中，氢离子将可能全部扩散至表面，浓度分布变得不均匀。同时氢离子易于加速至高能量以及高穿透性，容易形成氢离子的深注入。例如，氢离子在2MeV能量下注入，投影射程RP为47.69μm，对应的纵向离散偏差、横向离散偏差分别为2.04μm、2.56μm。氢离子在3MeV能量下注入，投影射程RP可以达到92.05μm，对应的纵向离散偏差、横向离散偏差分别为4.06μm、4.66μm。氢离子的高能注入在投影射程范围内产生大量的缺陷以及复合中心，通过低温退火可以有效激活与氢有关的施主(例如：浅能级热施主等)，使对应的P型外延区反型为N柱区，并达到所需要的峰值浓度，同时降低复合中心(例如：双空位、氧空位复合物等)的浓度。氢离子的高能注入将在投影射程RP附近产生一个N型峰值浓度，由硅片表面至投影射程位置的范围内N型浓度趋于某一定值，通过氢离子的多次注入，合理优化注入能量与剂量，可以最大程度地实现浓度在投影射程范围内的均匀性。低温退火一般将温度控制在350～420℃范围内，如果将温度升高至420～550℃，则由氢离子引发的N型区的峰值浓度的区域明显展宽，氢离子注入的次数可以相应减少，表1是氢离子注入能量在0.5～3.5MeV范围内对应的投影射程RP、纵向离散偏差、横向离散偏差的测试数据表格。
表1氢离子注入能量在0.5～3.5MeV范围内对应的投影射程RP、纵向离散偏差、横向离散偏差的测试数据表格
注入能量E/MeV 投影射程R<sub>P</sub>/μm 纵向离散偏差/μm 横向离散偏差/μm
0.5 5.99 0.31 0.44
0.55 6.85 0.35 0.49
0.6 7.75 0.39 0.54
0.65 8.69 0.42 0.59
0.7 9.67 0.46 0.64
0.8 11.74 0.57 0.75
0.9 13.97 0.68 0.87
1.00 16.33 0.79 1.00
1.10 18.84 0.90 1.13
1.20 21.48 1.00 1.26
1.30 24.28 1.11 1.40
1.40 27.22 1.21 1.55
1.50 30.29 1.32 1.71
1.60 33.50 1.44 1.87
1.70 36.85 1.55 2.03
1.80 40.33 1.66 2.20
2.00 47.69 2.04 2.56
2.25 57.61 2.56 3.03
2.50 68.32 3.07 3.54
2.75 79.80 3.56 4.08
3.00 92.05 4.06 4.66
3.25 105.03 4.56 5.26
3.50 118.76 5.07 5.89
从表格中可以看出，针对不同的耐压级别，可以根据所需要的投影射程确定背面氢离子注入的次数、能量。氢离子注入的纵向离散偏差、横向离散偏差与投影射程的比值只有5％。超结结构实现高耐压的基础是P柱区与N柱区的电荷平衡，电荷不平衡的比例越高，击穿电压的衰减量越大。氢离子注入的纵向离散偏差、横向离散偏差与投影射程的比值远小于其他离子的相应值，从而在工艺上降低了满足电荷平衡要求的难度。
实施例：
本例以600V SJ-IGBT(结构如图7所示)的制作工艺流程，采用本发明的方案进行制作，具体工艺过程为：
(1)制备P+单晶硅片衬底11材料，如图8所示，其中P+单晶硅片11的厚度为400～600μm，电阻率为0.0135～0.0375Ω·cm，杂质为硼；
(2)外延生长P型区12，如图9所示，P型区12的厚度为50μm，电阻率为13.2Ω·cm，生长温度为1000～1200℃，杂质为硼；
(3)外延生长N型区13，如图10所示，N型区13的厚度为3μm，电阻率为4.5Ω·cm，生长温度为1000～1200℃，杂质为磷或者砷；
(4)生长场氧化层14，如图11所示，氧化层14的生长温度为1000～1200℃，厚度为0.5～1.5μm。
(5)刻蚀有源区，如图12所示。
(6)生长栅氧化层15，如图13所示，栅氧化层15在1000～1100℃下生长，厚度为 40～120nm。
(7)N+多晶硅16的淀积与刻蚀，如图14所示，杂质为磷或者砷，浓度为5e19～1e20cm-3。淀积温度为850℃，厚度为0.8μm；
(8)Pbody基区17的硼注入与推阱，如图15所示，其中硼注入的剂量为2e13cm-2，能量为80KeV，推阱温度为1100℃，推阱时间为90分钟；
(9)N+源区18砷注入与推阱，如图16所示，其中砷注入的剂量为2e15cm-2，能量为80KeV，推阱温度为950℃，推阱时间为40分钟；
(10)BPSG19的淀积与回流、接触孔20的刻蚀，如图17所示，BPSG19在850℃下淀积，厚度为1μm，回流温度为975℃，时间为50分钟；
(11)P+接触区21硼注入与退火，如图18所示，其中硼注入的剂量为5e15cm-2，能量为60KeV，孔注退火的温度为850℃，时间为40分钟；
(12)正面金属化，淀积1～4μm厚度的铝层，形成发射极22，如图19所示；同时进行背面减薄将芯片厚度减薄至53μm。
(13)背面氢离子(H+)的多次选择性注入，如图20所示，每次的注入能量、投影射程、剂量依次为：
第1次：1MeV、RP＝16.33μm、8e13～3e14cm-2；
第2次：1.2MeV、RP＝21.48μm、1e14～5e14cm-2；
第3次：1.4MeV、RP＝27.22μm、2e14～6e14cm-2；
第4次：1.6MeV、RP＝33.50μm、3e14～8e14cm-2；
第5次：1.8MeV、RP＝40.33μm、5e14～9e14cm-2；
第6次：2MeV、RP＝47.69μm、7e14～1e15cm-2。
(14)背面氢离子(H+)的多次注入，如图21所示，每次的注入能量、投影射程、剂量依次为：
第1次：700KeV、RP＝9.67μm、8e14～3e15cm-2；
第2次：800KeV、RP＝11.74μm、1e15～5e15cm-2。
(15)低温退火，如图22所示，形成N柱区25和N型场截止层24，在350～470℃温度下退火180～300分钟。
(16)背面金属化，如图23所示，形成集电极26，淀积1～4μm厚度的铝层。

Claims (1)

1.一种功率半导体器件纵向超结漂移区结构的制作方法，其特征在于，包括以下步骤：
a：采用P+单晶硅片，制备P+衬底(11)，其中P+单晶硅片的厚度为400～600μm，电阻率为0.0135～0.0375Ω·cm，杂质为硼；
b：在P+衬底(11)上完成器件的正面工艺，至少包括形成P型区(12)、有源区制作和正面金属化；具体包括：
b1：在P+衬底(11)上外延生长P型区(12)，P型区(12)的厚度为50μm，电阻率为13.2Ω·cm，生长温度为1000～1200℃，杂质为硼；
b2：在P型区(12)上外延生长N型区(13)，N型区(13)的厚度为3μm，电阻率为4.5Ω·cm，生长温度为1000～1200℃，杂质为磷或者砷；
b3：在N型区(13)上生长场氧化层(14)，场氧化层(14)的生长温度为1000～1200℃，厚度为0.5～1.5μm；
b4：在N型区(13)中刻蚀有源区；
b5：在N型区(13)上生长栅氧化层(15)，栅氧化层(15)在1000～1100℃下生长，厚度为40～120nm；
b6：在栅氧化层(15)上进行N+多晶硅层(16)的淀积与刻蚀，杂质为磷或者砷，浓度为5e19～1e20cm-3，淀积温度为850℃，厚度为0.8μm；
b7：在N型区(13)中进行Pbody基区(17)的硼注入与推阱，其中硼注入的剂量为2e13cm-2，能量为80KeV，推阱温度为1100℃，推阱时间为90分钟；
b8：在Pbody基区(17)中进行N+源区(18)的砷注入与推阱，其中砷注入的剂量为2e15cm-2，能量为80KeV，推阱温度为950℃，推阱时间为40分钟；
b9：在Pbody基区(17)上进行BPSG(19)的淀积与回流，BPSG(19)在850℃下淀积，厚度为1μm，回流温度为975℃，时间为50分钟；
b10：在Pbody基区(17)上进行接触孔(20)的刻蚀；
b11：在Pbody基区(17)中进行P+接触区(21)的硼注入与退火，其中硼注入的剂量为5e15cm-2，能量为60KeV，退火的温度为850℃，时间为40分钟；
b12：正面金属化，淀积1～4μm厚度的铝层，在BPSG(19)上形成发射极(22)；
c：进行硅片背面减薄，将芯片厚度减薄至53μm；
d：在硅片背面进行H+的多次选择性注入、低温退火，在P型区(12)中形成构成超结结构的N柱区(25)；具体包括：
d1：背面氢离子(H+)的多次选择性注入，每次的注入能量、投影射程、剂量依次为：
第1次：1MeV、RP＝16.33μm、8e13～3e14cm-2；
第2次：1.2MeV、RP＝21.48μm、1e14～5e14cm-2；
第3次：1.4MeV、RP＝27.22μm、2e14～6e14cm-2；
第4次：1.6MeV、RP＝33.50μm、3e14～8e14cm-2；
第5次：1.8MeV、RP＝40.33μm、5e14～9e14cm-2；
第6次：2MeV、RP＝47.69μm、7e14～1e15cm-2；
d2：低温退火，在P型区(12)中形成超结结构的N柱区(25)，在350～470℃温度下退火180～300分钟；
d3：再一次背面氢离子(H+)的多次注入，每次的注入能量、投影射程、剂量依次为：
第1次：700KeV、RP＝9.67μm、8e14～3e15cm-2；
第2次：800KeV、RP＝11.74μm、1e15～5e15cm-2；
d4：低温退火，在P+衬底(11)和超结结构之间形成N型场截止层(24)，在350～470℃温度下退火180～300分钟；
e：背面金属化。
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