CN101982871A - 一种功率器件及其制造方法 - Google Patents

一种功率器件及其制造方法 Download PDF

Info

Publication number
CN101982871A
CN101982871A CN2010102882361A CN201010288236A CN101982871A CN 101982871 A CN101982871 A CN 101982871A CN 2010102882361 A CN2010102882361 A CN 2010102882361A CN 201010288236 A CN201010288236 A CN 201010288236A CN 101982871 A CN101982871 A CN 101982871A
Authority
CN
China
Prior art keywords
doped region
epitaxial loayer
inject
serial
colonnade
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010102882361A
Other languages
English (en)
Inventor
迪斯尼·R·唐纳德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Monolithic Power Systems Co Ltd
Original Assignee
Chengdu Monolithic Power Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Monolithic Power Systems Co Ltd filed Critical Chengdu Monolithic Power Systems Co Ltd
Publication of CN101982871A publication Critical patent/CN101982871A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明公开了一种功率器件及其制造方法。在一个实施例中，所述器件包括：漏极、源极、栅极以及分与于漏极和源极之间的漂移区。所述漂移区包括相邻的P型列柱和N型列柱，其总宽度小于12微米。

Description

一种功率器件及其制造方法
技术领域
本发明涉及一种半导体功率器件及其制造方法，更具体地讲，本发明涉及一种垂直型MOSFET(金属-氧化物-半导体场效应管)及其制造方法。
背景技术
与传统的双极性器件相比，垂直型MOSFET具有良好的开关特性。随着击穿电压的提高，垂直型MOSFET的导通阻抗也急剧增大，因而限制了其在高压领域的应用。
一种可同时获得高击穿电压和低导通阻抗的方法就是采用“超结(SuperJunctions)”技术。图1示出了一种采用“超结”技术的N沟道垂直型MOSFET 10。如图1所示，MOSFET 10包括：漏极电极12，耦接至分布于第一终端10a的N型漏极13；源极电极14，耦接至N型源极20；栅极16，分布于第二终端10b，与漏极电极12隔离；以及漂移区18，分布于第一终端10A与第二终端10B之间。MOSFET 10还包括一个毗邻源极14和栅极16的P型阱21，该P型阱形成MOSFET 10的体区。
漂移区18，包括并行的P型列柱22和N型列柱24，形成“超结”。选择P型列柱22和N型列柱24的离子掺杂浓度，使这两个列柱至少在横向上接近相互耗尽。因此，MOSFET10的源极14和漏极12之间可以承受很高的击穿电压。工作时，N型列柱24形成源极14和漏极12之间的导电通道。相对于传统的功率MOSFET，N型列柱24掺杂浓度较高，因此可获得低的导通电阻。
图2A-2C以截面图的形式展示了使用现有技术形成图1所示垂直型MOSFET10工艺过程中半导体衬底11的变化。如图2A所示，该工艺流程包括：沉积N型外延层26；在N型外延层26及其表面27注入P型掺杂剂28(例如，硼)。如图2B所示，重复上述工艺流程(即，沉积N型外延层26，在N型外延层26和表面27注入P型掺杂剂28)，直到达到所需厚度，形成漂移区18。如图2C所示，通过热扩散使注入的P型掺杂28合并，形成P型列柱22。
由于P型掺杂28主要集中在N型外延26层的表面27，需要很长时间的热扩散将P型掺杂剂28融入N型外延层的26。长处理时间使得P型掺杂剂28不仅纵向扩散，而且有相当大程度的横向扩散。因此，在一个实施例中，除非多次(例如，20)使用外延层沉积，上述方法不能用于形成横向尺寸较小的列柱(例如，小于12微米)，因此，需要有更高效率和更低成本的方法形成具有小尺寸列柱的垂直型MOSFET。
发明内容
为解决上述问题，本发明给出了一种功率器件及其制造方法，根据本发明的技术方案如下，
本发明给出了一种制造功率器件的方法，包括：在衬底上沉积外延层；在所述外延层内注入具有第一深度的第一掺杂区域；在所述外延层内注入具有第二深度的第二掺杂区域，所述第二深度不同于所述第一深度，所述第二掺杂区域与所述第一掺杂区域分离；以及合并所述第一掺杂区域和所述第二掺杂区域，形成连续的掺杂列柱。
本发明还给出了一种制造垂直型功率器件的方法，包括：在衬底上沉积单个外延层；在所述单个外延层内依次注入系列掺杂区域，所述系列掺杂区域沿纵向分布；合并所述依次注入的系列掺杂区域，形成连续的掺杂列柱。
本发明还给出了一种制造功率器件的方法，包括：在衬底上沉积外延层；在所述外延层内注入系列掺杂区域，每个所述掺杂区域相互分离；控制每个所述掺杂区域的深度、掺杂浓度和/或分布情况，所述的控制是通过调整注入能量、离子浓度、注入持续时间的至少一项完成；合并所述系列掺杂区域，形成连续的掺杂列柱。
本发明还给出了一种功率器件，包括：漏极，分布于第一终端；源极和栅极，分布于第二终端，所述第二终端位于沿第一方向与所述第一终端相对的位置；漂移区，分布于所述漏极和所述源极之间，所述漂移区包括并列的P型掺杂列柱和N型掺杂列柱，所述P型掺杂列柱和N型掺杂列柱在第二方向的宽度之和小于12微米，其中所述第二方向垂直于所述第一方向。
采用本发明可以形成横向尺寸较小的列柱，从而具有更加优化的电荷平衡和控制能力。
附图说明
图1示出一个使用现有技术的垂直型MOSFET的截面图；
图2A-2C以截面图的形式示出使用现有技术形成垂直型MOSFET 10工艺过程中半导体衬底11的变化。
图3A-3G以截面图的形式示出使用本发明一个实施例形成垂直型MOSFET工艺过程中半导体衬底的变化。
图4A示出图3A-3D所示实施例的仿真结果；
图4B示出图3E所示实施例的仿真结果；
图4C示出图4B所示仿真结果的掺杂浓度和深度关系曲线；
图5A-5G以截面图的形式示出使用本发明另外一个实施例形成垂直型MOSFET工艺过程中半导体衬底的变化。
具体实施方式
在文献中所述的特定实施例代表本发明的示例性实施例，并且本质上仅为演示而非限制。说明书中“一个实施例”或者“实施例”的引用意味着结合该实施例所描述的特定特征，结构或者特性包括在本发明的至少一个实施例中。短语“在一个实施例中”在说明书中各个位置出现并不全部涉及相同的实施例，也不是相互排除其他实施例或者可变实施例。
以下内容涉及垂直型MOSFET及其制造方法的几个实施例。所述的实施例的细节涉及半导体衬底。所述“半导体衬底”用于制造各种产品，例如，单独的集成电路晶粒(die)，传感晶粒(sensor dies)，开关晶粒(switch dies)，和/或具有其他功能的晶粒。术语“光刻胶”一般指一种暴露在电磁辐射条件下可发生化学变化的化学材料。光刻胶包括：正光刻胶，特性为暴露在电磁辐射后该光刻胶可溶于特定化学试剂；负光刻胶，特性为暴露在电磁辐射后该光刻胶不溶于特定化学试剂。将通过图3A-5G和以下文字具体描述关于实施例的细节。说明书同时公开了几个器件结构、工艺流程不同的实施例。本技术领域的相关人员，可以在没有3A-5G所示具体细节的情况下，实现这几个实施例。
图3A-3G示出根据本发明一个实施例形成垂直型MOSFET10工艺流程中半导体衬底100的变化。在以下叙述中，半导体衬底100包括一个N型衬底材料。本领域的技术人员应当明白，在另外一个实施例中可能还包括一个P型衬底材料或本征衬底材料(即非掺杂衬底材料)。
参考图3A所示实施例，半导衬底100包括第一N型衬底材料102和可选的第二N型衬底材料104。第一N型衬底材料102具有第一掺杂浓度，可选的第二N型衬底材料104具有低于第一掺杂浓度的第二掺杂浓度。在一些实施例中，可选的第二N型衬底材料104可以是分布于第一N型衬底材料102上的N型外延层。在一些实施例中，第一和第二N型衬底材料102和104可通过扩散、注入和/或其他合适的技术形成。在一些实施例中，可以省略可选的第二N型衬底材料104。
如图3A所示，工艺流程包括：采用化学气相沉积法(CVD)、等离子体增强型化学气相沉积(PECVD)、原子层沉积(ALD)、液相外延和/或其他合适的沉积技术在可选的第二N型衬底材料104上沉积外延层106。以下所述“外延层”一般指一种分布于单晶衬底材料上的单晶薄膜层。例如，外延层106可包括单晶硅层或其他掺杂磷(P)、砷(As)、锑(Sb)和/或其他合适N型掺杂剂的半导体材料。在一个实施例中，外延层106具有与可选的第二衬底材料104相同的掺杂浓度。在一些实施例中，外延层106具有不同的掺杂浓度。外延层的106的厚度大约为3～5微米和/或其他所需数值。
沉积外延层106后，下一工艺流程包括采用掩蔽材料掩蔽外延层106。在某些实施例中，如图3B所示，掩蔽外延层106包括采用旋涂法(旋转涂覆技术，Spincoating)或其他合适的技术在外延层106上沉积光刻胶108(或其他适当的掩蔽材料)。在一个实施例中，光刻胶108的厚度T至少是5微米。在另外的一些实施例中，可根据掺杂剂特性、注入情况和x/或其他标准选择光刻胶108的厚度。
光刻胶108可以设有图案以形成开口110。以下叙述中，术语“图案”一般是指在光刻胶上形成所需图案，并随后使用显影技术或者其他技术去除相应部分光刻胶。图3B所示实施例仅显示两个开口110，在其他实施例中，可根据所需列柱(或连续的掺杂列柱)的数量在光刻胶108内形成合适数量的开口110。
如图3C所示，工艺还包括通过开口110向外延层106注入掺杂剂，形成多个垂直堆叠的掺杂区域114，多个相互堆叠掺杂区域114可称之为系列掺杂区域或者列掺杂区域114，其中的一个掺杂区域114称为单个掺杂区域114。对于所示实施例，单个掺杂区域114分别垂直堆叠在另一个的顶端，四个掺杂区域114占据了整个外延层106的厚度H。在一个实施例中，可以形成其他数量的掺杂区域114。在其他的施例中，单个掺杂区域114可以一定的距离(例如，0.1微米)彼此间隔。在一些实施例中，系列掺杂区域114可能只占据外延层106厚度H的一部分。单个掺杂区域114的厚度大约为约0.5微米至约1.5微米和/或其他所需的厚度。
在示出的实施例中，单个掺杂区域114的一般使用相同掺杂物质，具有相同的掺杂浓度及分布概况。一些实施例中，单个掺杂区域114可具有不同的掺杂物质、掺杂浓度和/或分布状况。例如，一个掺杂区域114可能包括具有梯度的掺杂浓度和/或分布状况，该梯度既可以是横向的也可以是纵向的。在另一实施例中，单个掺杂区域114可以使用与另外单个掺杂区域114不同的掺杂剂。
在一些实施例中，可使用离子注入技术对掺杂区域114进行注入，对外延层106进行选择性注入(如箭头112所示)掺杂离子。掺杂离子可能包括硼(B)、铝(Al)、镓(Ga)、铟(In)、铊(Ti)和/或其他合适的掺杂剂。可通过改变或调整(1)注入能量；(2)离子的浓度以及(3)注入持续时间从而调整注入深度、掺杂浓度和/或单个掺杂区域114分布情况。例如，在外延层106深度较深处注入一个纵向扁平、低掺杂浓度的掺杂区域114，可以使用高注入能量(例如，大于约1,000千电子伏)、低离子浓度和短持续注入时间。在外延层106深度较浅处注入一个纵向较长的、高掺杂浓度的掺杂区域114，可以使用低注入能量(例如，低于约200千电子伏)、高离子浓度和长持续注入时间。在其他的实施例中，掺杂区域114的注入可以通过扩散和/或其他合适的技术。
在一个实施例中，通过调整注入能量调整单个掺杂区域的深度；在一个实施中通过调整离子浓度和/或注入持续时间调整单个掺杂区域的掺杂浓度；在一个实施例中通过调整注入持续时间调整单个掺杂区域的掺杂分布情况。
在一些实施例中，以第一注入能量注入具有第一深度的第一掺杂区域，以第二注入能量注入具有第二深度的第二掺杂区域，以第三注入能量注入具有第三深度的第三掺杂区域和以第四注入能量注入具有第四深度的第四掺杂区域。第一至第四掺杂区域的深度依次减小。所述的第一至第四掺杂区域可以直接相连接，也可以通过部分外延层相互隔离。在一个实施例中，所述第一掺杂区域与所述第二掺杂区域在纵向上通过厚度为L的外延层第一部分相互隔离；所述第二掺杂区域与所述第三掺杂区域在纵向上通过厚度为L的外延层第二部分相互隔离；所述第三掺杂区域与所述第四掺杂区域在纵向上通过厚度为L的外延层第三部分相互隔离；厚度为L/2的外延层第四部分，分布于所述第一掺杂区域下方；厚度为L/2的外延层第五部分，分布于所述第四掺杂区域上方。
在一些实施例中，可以根据可使用的最大注入能量选择外延层106的厚度。可使用的最大注入能量指可以将注入区域114注入到特定深度的能量，在该深度下外延层106的系列掺杂区域114的最低区域可以和下一外延层106系列掺杂区域114的顶层区域合并。在其他的实施例中，可基于其他合适的选择标准选择外延层106厚度。
在一些实施例中，沉积和显影光刻胶108前，可在外延层106表面沉积一个可选的硬掩膜层(hardmask，如二氧化硅和/或其他合适的掩蔽材料，未显示)。先通过在光刻胶的开口刻蚀硬掩膜，随后进行离子注入。可选的硬掩膜可以更好的屏蔽高能量离子注入，从而可以使用厚度更薄的光刻胶108，进而可能提高上述流程可制造性。
如图3D所示，工艺流程还包括去除光刻胶108和重复操作图3A-3C所示工艺步骤。在一个实施例中，可以形成2个外延层106。在另外一个实施例中可以根据需要形成其他数目的外延层106，这种根据需要生成的多个外延层106称为系列外延层106。在一个实施例中，再次形成的光刻胶开口110可以与前一次形成的光刻胶开口110分布于同一横向位置，即与前一光刻胶开口对应。在另外一个实施例中，可以改变光刻胶开口的分布位置、形状或者厚度。
对于所示的实施例，为清晰说明本发明，仅示出5个外延层106。在其他的实施例中，可在第一N型衬底材料102或可选的第二N型衬底材料104上形成其他所需数目的外延层106。
如图3E所示，形成所需数量的外延层106后，工艺流程下一步，合并外延层106的系列掺杂区域114用以形成P型列柱116。在一个实施例中，可通过在恰当的温度下(如1100℃)将系列掺杂区域114热扩散一个较短的时间内(例如，120分钟)合并系列掺杂区域114。在其他的实施例中，可能通过辐射外延层106和/或通过其他合适的技术合并掺杂区域114。
与2A-2C所示的现有技术相比，上述实施例可以产生横向尺寸较小的列柱。不同于现有技术，本发明的上述若干实施例在单个外延层106叠加了多个间隔很小或者直接接触的掺杂区域114。因此，合并这些掺杂区域114需要很短的扩散时间，从而减少了使用现有技术时外延层106中掺杂区域的横向扩散。
对于上述过程的实施例，可以进一步改进其在垂直/或横向掺杂浓度和/或分布状况。例如，对于单个外延层106，可施加不同的掺杂浓度(例如，根据厚度H增加或减少掺杂浓度)和/或分布状况(例如，单个掺杂区域114的横向和/或纵向分布不同)于至少部分掺杂区域114。因此，合并后列柱116可能有更优化的浓度和/或分布状况。
上述工艺流程所示实施例采用了同一个开口110来在单个外延层106上设置图案。在其他的实施例中，可在至少部分外延层106上采用在位置、形状、宽度、深度等参数之一或几个上具有不同数值的光刻胶开口用以形成如图3F或3G所示圆锥形列柱116。在其他的实施例中，其他形状的开口可以用于外延层106，以形成一些阶梯形、Z字形形状、抛物线形状，和/或其他合适形状的列柱116。
在一个实施例中，去除光刻胶108前还有其他工艺流程。例如，在开口110上施加刻蚀工艺，从而在外延层106上形成窄的凹形沟槽。窄的凹形沟槽可以作为后续光刻版的对准物或者其他目的。在一个实施例中，这个过程还包括形成源极、栅极、漏极、和/或其他合适的元件，形成一个与图1所示MOSFET 10相似的垂直型MOSFET。
工艺仿真结果与图3A-3E的讨论结果相似。仿真时，形成10个N型外延层，每个外延层的厚度为4微米，掺杂浓度为2.5×1015/cm3。通过分布于外延层的4微米光刻胶开口，形成了4个掺硼区域，沿纵向依次为第一、第二、第三和第四区域。
表1示出使用的注入能量和离子密度，
表1各区域的注入能量和离子密度
形成4个硼掺杂区域后，在1100℃下进行120分钟热扩散。形成了一个8微米(即一个4微米硼列柱和一个邻近的4微米N型列柱)的超结。热扩散后，每片区域的纵向扩展范围大约是1微米。
图4A示出了图3A-3D所示工艺的仿真结果。图4B示出了图3E所示工艺的仿真结果，图4C示出与4B仿真结果对应的“掺杂浓度和深度关系”。仿真时，使用四种不同的能量将硼注入10个N型外延层106的每个外延层.在其他的实施例中，可以用其他不同的掺杂剂和/或外延层。图4A所示，系列掺杂区域114以一定深度间隔地分布于外延层106，并且沿纵向堆叠。如图4B，融合后，掺杂区域114合并在一起，形成一个列柱(硼掺杂列柱)116。列柱116的横向扩散程度实质上与单个掺杂区域114横向扩散相同。与现有技术的超结器件相比，可大大缩小列柱116的允许宽度。
如图4C所示，沿外延层106的深度方向掺杂浓度大约相对一致。单独的注入行为引入一个在纵向中心区域具有最高掺杂浓度，中心至两端浓度递减的区域。由于掺杂区域114有很少横向扩散，掺杂区域114横向掺杂浓度比较一致。
图5A-5G以截面图的形式示出根据本发明另外一个实施例形成垂直型MOSFET工艺流程中半导体衬底100的变化。在下面的讨论中，关于工艺流程的一些实施例的组成部分和/或结构与3A-3G所述结果类似。因此，相似的组成部分和/或结构使用相同的标注。
如图5A所示，工艺流程包括：采用化学气相沉积法(CVD)、等离子体增强型化学气相沉积(PECVD)、原子层沉积(ALD)、液相外延和/或其他合适的沉积技术在可选的第二N型衬底材料104上沉积本征(比如，轻微N型掺杂的)外延层206。沉积外延层106后，下一工艺流程包括采用旋涂法在外延层206上沉积第一光刻胶208。在第一光刻胶208上设置图案形成第一开口210，如图5B所示。图5B所示实施例仅显示两个开口210，在其他实施例中，可根据所需列柱的数量在光刻胶208内形成合适数量的开口210。
如图5C所示，工艺还包括通过开口210向外延层206注入掺杂剂(如箭头212所示)，形成系列垂直堆叠的第一系列掺杂区域214。第一系列掺杂区域214可以是N型掺杂也可以是P型掺杂。如图5D所示，工艺还包括从外延层206上去除第一光刻胶208以及在外延层206上沉积第二光刻胶218。而后在第二光刻胶208上设置图案形成第二开口220。在所示的实施例中，第二开口220分布于两个相邻的垂直堆叠的第一掺杂区域214之间。在其他实施例中，第二开口220可能与至少一个垂直堆叠的第一系列掺杂区域214重叠。
如图5E所示，工艺还包括通过开口220向外延层206注入掺杂剂(如箭头222所示)，形成系列垂直堆叠的第二系列掺杂区域224。第二系列掺杂区域224具有与第一系列掺杂区域不同的掺杂类型，可以根据第一系列掺杂区域的掺杂类型确定其是N型掺杂还是P型掺杂。在所示的实施例中，第二系列掺杂区域224分布于两个垂直堆叠的第一系列掺杂区域214之间并与两个垂直堆叠的第一系列掺杂区域214保持一定距离。在其他的一个实施例中，第二系列掺杂区域224可以和至少一个垂直堆叠的第一系列掺杂区域214交叉、重叠或毗邻。
如图5F所示，工艺还包括从外延层206上去除第二光刻胶218以及重复操作图5A-5E所示工艺步骤，直到叠加所需数目的外延层206。对于所示的实施例，为清晰说明本发明，仅示出5个外延层206。在其他的实施例中，可形成其他所需数目的外延层206。
如图5G所示，形成4个硼掺杂区域后，工艺还包括在单个外延层206上融合第一系列掺杂区域214和融合第二系列掺杂区域224，分别形成至少一个第一掺杂列柱216和至少一个第二掺杂列柱226。在一个实施例中，可通过在恰当的温度下(如1100℃)将掺杂区域214和224热扩散一个很短的时间内(例如，120分钟)合并掺杂区域214和224。在其他的实施例中，可能通过辐射外延层206和/或通过其他合适的技术合并掺杂区域214和224。
与现有技术相比，5A-5G所示的几个实施例所展示的工艺技术能够形成横向尺寸较小的列柱，从而具有更加优化的电荷平衡和控制能力。
上述发明内容及具体实施方式意在证明本发明所提供技术方案的实际应用，不应解释为对本发明保护范围的限定。本领域技术人员在本发明的精神和原理内，当可作各种修改、等同替换、或改进。本发明的保护范围以所附权利要求书为准。

Claims (37)

1.一种制造功率器件的方法，包括：
在衬底上沉积外延层；
在所述外延层内注入具有第一深度的第一掺杂区域；
在所述外延层内注入具有第二深度的第二掺杂区域，所述第二深度不同于所述第一深度，所述第二掺杂区域与所述第一掺杂区域分离；以及
合并所述第一掺杂区域和所述第二掺杂区域，形成连续的掺杂列柱。
2.如权利要求1所述方法，其特征在于，
所述沉积外延层包括，在N型衬底上沉积N型外延层；
所述方法还包括：
在所述外延层上沉积光刻胶；
在所述光刻胶上设置图案，形成掩模板开口；
注入第一掺杂区域包括，通过所述掩模板开口以第一注入能量注入硼；
注入第二掺杂区域包括，通过所述掩模板开口以第二注入能量注入硼，所述第二注入能量低于所述第一注入能量；
所述方法还包括：
完成注入第一掺杂区域和第二掺杂区域后，去除所述光刻胶；以及
重复所述沉积外延层，沉积光刻胶和在光刻胶上设置图案，以及注入第
一掺杂区域和第二掺杂区域，直至形成系列外延层；以及
合并所述第一掺杂区域和所述第二掺杂区域包括，形成系列外延层后，合并每个所述外延层的第一掺杂区域和第二掺杂区域。
3.如权利要求1所述方法，其特征在于，
所述沉积外延层包括，在所述衬底上沉积第一外延层；
所述方法还包括：
在所述第一外延层上沉积第一掩蔽材料；
在所述第一掩蔽材料上设置图案，形成第一掩模板开口；
注入第一掺杂区域包括，通过所述第一掩模板开口注入第一掺杂区域；
注入第二掺杂区域包括，通过所述第一掩模板开口注入第二掺杂区域；
所述方法还包括：
完成注入第一掺杂区域和第二掺杂区域后，去除所述第一掩蔽材料；
在所述第一外延层上沉积第二外延层；
在所述第二外延层上沉积第二掩蔽材料；
在所述第二掩蔽材料上设置图案，形成第二掩模板开口；所述第二掩模板
开口与所述第一掩模板开口对应；以及
通过所述第二掩模板开口，在所述第二外延层内注入第三掺杂区域和第四
掺杂区域；以及
合并所述第一掺杂区域和所述第二掺杂区域包括，合并分布于所述第一和第二外延层的所述第一、第二、第三和第四掺杂区域。
4.如权利要求3所述方法，其特征在于，所述第一掩蔽材料和第二掩蔽材料在分布位置、形状和厚度上，至少有一项不同。
5.如权利要求3所述方法，其特征在于，所述连续的掺杂列柱与第一和第二掩模板开口具有相同的横向尺寸。
6.如权利要求1所述方法，其特征在于，
注入第一掺杂区域包括，以第一注入能量注入第一掺杂区域；
注入第二掺杂区域包括，以第二注入能量注入第二掺杂区域；以及
所述方法还包括，调整第一注入能量和第二注入能量，使第一掺杂区域具有第一深度，第二掺杂区域具有不同于所述第一深度的第二深度。
7.如权利要求1所述方法，所述第一掺杂区域与所述第二掺杂区域直接接触。
8.如权利要求1所述方法，所述第一掺杂区域与所述第二掺杂区域通过一部分外延层在纵向上相互隔离。
9.如权利要求1所述方法，其特征在于，
所述第二深度小于所述第一深度；
所述方法还包括注入具有第三深度的第三掺杂区域，所述第三深度小于所述第二深度。
10.如权利要求9所述方法，其特征在于，所述第一、第二、和第三掺杂区域占据了整个外延层厚度。
11.如权利要求9所述方法，其特征在于，
所述第一掺杂区域与所述第二掺杂区域在纵向上通过外延层的第一部分相互隔离；
所述第二掺杂区域与所述第三掺杂区域在纵向上通过外延层的第二部分相互隔离，所述外延层的第一部分和第二部分在纵向上具有相同的尺寸；
外延层的第三部分，分布于所述第一掺杂区域下方；
外延层的第四部分，分布于所述第三掺杂区域上方，所述外延层的第三、第四部分的纵向尺寸为外延层的第一或第二部分的一半。
12.如权利要求9所述方法，其特征在于，还包括注入具有第四深度的第四掺杂区域，所述第四深度小于所述第三深度。
13.如权利要求12所述方法，其特征在于，
所述第一掺杂区域与所述第二掺杂区域在纵向上通过外延层的第一部分相互隔离；
所述第二掺杂区域与所述第三掺杂区域在纵向上通过外延层的第二部分相互隔离；
所述第三掺杂区域与所述第四掺杂区域在纵向上通过外延层的第三部分相互隔离；
外延层的第四部分，分布于所述第一掺杂区域下方；
外延层的第五部分，分布于所述第四掺杂区域上方；其中
所述外延层的第一、第二和第三部分具有相同的纵向尺寸；以及
所述外延层的第四、第五部分的纵向尺寸为第一、第二或第三部分外延层的一半。
14.如权利要求1所述方法，其特征在于，所述第一和第二掺杂区域占据了整个外延层厚度。
15.如权利要求1所述方法，其特征在于，
所述第一掺杂区域具有第一掺杂浓度；
所述第二掺杂区域具有不同于第一掺杂浓度的第二掺杂浓度。
16.一种制造垂直型功率器件的方法，包括：
在衬底上沉积单个外延层；
在所述单个外延层内依次注入系列掺杂区域，所述系列掺杂区域沿纵向分布；
合并所述依次注入的系列掺杂区域，形成连续的掺杂列柱。
17.如权利要求16所述方法，其特征在于，
依次注入系列掺杂区域包括，采用离子注入的方法，施加注入能量将离子注入每个掺杂区域；
所述方法还包括：通过调整所述注入能量，控制每个掺杂区域的深度。
18.如权利要求16所述方法，其特征在于，依次注入系列掺杂区域包括：
施加第一注入能量并持续第一注入时间；
第一注入时间结束后，停止施加第一注入能量；以及
施加第二注入能量并持续第二注入时间，所述第二注入能量不同于所述第一注入能量。
19.如权利要求16所述方法，其特征在于，依次注入的系列掺杂区域的单个掺杂区域至少包括注入硼、铝、镓、铟、铊中的一种。
20.如权利要求16所述方法，其特征在于，
依次注入系列掺杂区域包括依次注入第一系列掺杂区域，单个所述第一系列掺杂区域至少包括硼、铝、镓、铟、铊中的一种；
所述方法还包括依次注入第二系列掺杂区域，单个所述第二系列掺杂区域至少包括磷、砷、锑中的一种；
合并所述依次注入的系列掺杂区域包括：
合并第一系列掺杂区域形成第一掺杂列柱；以及
合并第二系列掺杂区域形成第二掺杂列柱。
21.如权利要求16所述方法，其特征在于，
依次注入系列掺杂区域包括依次注入第一系列掺杂区域，单个所述第一系列掺杂区域至少包括硼、铝、镓、铟、铊中的一种；
所述方法还包括依次注入第二系列掺杂区域，单个所述第二系列掺杂区域至少包括磷、砷、锑中的一种；
合并所述依次注入的系列掺杂区域包括：
合并第一系列掺杂区域形成第一掺杂列柱；
合并第二系列掺杂区域形成与所述第一掺杂列柱并行的第二掺杂列柱。
22.如权利要求16所述方法，其特征在于，
依次注入系列掺杂区域包括依次注入第一系列掺杂区域，单个所述第一系列掺杂区域至少包括硼、铝、镓、铟、铊中的一种；
所述方法还包括依次注入第二系列掺杂区域，单个所述第二系列掺杂区域至少包括磷、砷、锑中的一种；
合并所述依次注入的系列掺杂区域包括：
合并第一系列掺杂区域形成第一掺杂列柱；
合并第二系列掺杂区域形成与所述第一掺杂列柱并行并毗邻的第二掺杂列柱。
23.如权利要求16所述方法，其特征在于，
依次注入系列掺杂区域包括依次注入第一系列掺杂区域，单个所述第一系列掺杂区域至少包括硼、铝、镓、铟、铊中的一种；
所述方法还包括依次注入第二系列掺杂区域，每个所述第二系列掺杂区域至少包括磷、砷、锑中的一种；
合并所述依次注入的系列掺杂区域包括：
合并第一系列掺杂区域形成第一掺杂列柱；
合并第二系列掺杂区域形成与所述第一掺杂列柱并行且间隔的第二掺杂列柱。
24.一种制造功率器件的方法，包括：
在衬底上沉积外延层；
在所述外延层内注入系列掺杂区域，每个所述掺杂区域相互分离；
控制每个所述掺杂区域的深度、掺杂浓度和/或分布情况，所述的控制是通过调整注入能量、离子浓度、注入持续时间的至少一项完成；
合并所述系列掺杂区域，形成连续的掺杂列柱。
25.如权利要求24所述方法，其特征在于，所述控制包括通过调整注入能量调整单个掺杂区域的深度。
26.如权利要求24所述方法，其特征在于，所述控制包括通过调整离子浓度和/或注入持续时间调整单个掺杂区域的掺杂浓度。
27.如权利要求24所述方法，其特征在于，所述控制包括通过调整注入持续时间调整单个掺杂区域的掺杂分布情况。
28.一种功率器件，包括：
漏极，分布于第一终端；
源极和栅极，分布于第二终端，所述第二终端位于沿第一方向与所述第一终端相对的位置；
漂移区，分布于所述漏极和所述源极之间，所述漂移区包括并列的P型掺杂列柱和N型掺杂列柱，所述P型掺杂列柱和N型掺杂列柱在第二方向的宽度之和小于12微米，其中所述第二方向垂直于所述第一方向。
29.如权利要求28所述功率器件，其特征在于，所述漂移区包括本征半导体材料，其中P型掺杂列柱和N型掺杂列柱分布于所述本征半导体材料。
30.如权利要求28所述功率器件，其特征在于，所述N型掺杂列柱包括系列外延层，单个所述外延层在第一方向上的厚度大于3微米并小于5微米。
31.如权利要求28所述功率器件，其特征在于，所述P型掺杂列柱包括系列外延层，单个所述外延层包括系列掺杂区域，每个所述掺杂区域具有不同的深度。
32.如权利要求31所述功率器件，其特征在于，单个所述掺杂区域在第一方向上的厚度为大于0.5微米且小于1.5微米。
33.如权利要求31所述功率器件，其特征在于，单个所述掺杂区域在厚度方向上的中部具有高的掺杂浓度，顶部和底部区域具有相对较低的掺杂浓度。
34.如权利要求33所述功率器件，其特征在于，单个所述掺杂区域的中部的浓度比顶部或者底部区域的掺杂浓度高10％。
35.如权利要求28所述功率器件，其特征在于，所述P型掺杂列柱在第二方向上的掺杂浓度一致。
36.如权利要求30所述功率器件，其特征在于，所述外延层包括第一和第二外延层，所述第一外延层的N型掺杂列柱具有第一宽度，所述第二外延层的N型掺杂列柱具有大于第一宽度的第二宽度。
37.如权利要求30所述功率器件，其特征在于，所述外延层包括第一和第二外延层，所述第一外延层的N型掺杂列柱具有第一宽度，所述第二外延层的N型掺杂列柱具有小于第一宽度的第二宽度。
CN2010102882361A 2009-09-24 2010-09-21 一种功率器件及其制造方法 Pending CN101982871A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/566,575 US20110068397A1 (en) 2009-09-24 2009-09-24 Power devices and associated methods of manufacturing
US12566575 2009-09-24

Publications (1)

Publication Number Publication Date
CN101982871A true CN101982871A (zh) 2011-03-02

Family

ID=43619769

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010102882361A Pending CN101982871A (zh) 2009-09-24 2010-09-21 一种功率器件及其制造方法

Country Status (3)

Country Link
US (1) US20110068397A1 (zh)
CN (1) CN101982871A (zh)
TW (1) TW201133569A (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103560086A (zh) * 2013-10-18 2014-02-05 西安龙腾新能源科技发展有限公司 可改善雪崩能力的超结半导体器件的制备方法
CN105895520A (zh) * 2015-01-26 2016-08-24 中航（重庆）微电子有限公司 超结器件制备工艺
CN112038391A (zh) * 2019-06-03 2020-12-04 上海先进半导体制造股份有限公司 超结场效应晶体管的制作方法
CN113540204A (zh) * 2020-04-13 2021-10-22 上海新微技术研发中心有限公司 半导体器件结构的制备方法
CN114068673A (zh) * 2021-11-05 2022-02-18 华虹半导体(无锡)有限公司 超结沟槽栅mosfet及制造方法
CN116544117A (zh) * 2023-07-07 2023-08-04 广东可易亚半导体科技有限公司 一种高eas的vdmos器件及其制备方法
CN112038391B (zh) * 2019-06-03 2024-05-24 上海先进半导体制造有限公司 超结场效应晶体管的制作方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101904991B1 (ko) 2011-05-25 2018-10-08 페어차일드코리아반도체 주식회사 슈퍼정션 반도체 소자 및 그 제조방법
US8748980B2 (en) 2011-08-23 2014-06-10 Monolithic Power Systems, Inc. U-shape RESURF MOSFET devices and associated methods of manufacturing
US11075264B2 (en) 2016-05-31 2021-07-27 Cree, Inc. Super junction power semiconductor devices formed via ion implantation channeling techniques and related methods
EP3422418B1 (en) 2017-06-27 2022-09-28 Infineon Technologies Austria AG Method of manufacturing a superjunction semiconductor device
KR20210053599A (ko) 2019-11-04 2021-05-12 에스케이하이닉스 주식회사 이미지 센싱 장치 및 그 제조 방법
CN117410314A (zh) * 2023-12-15 2024-01-16 苏州华太电子技术股份有限公司 超级结功率器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030122189A1 (en) * 2001-12-31 2003-07-03 Blanchard Richard A. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching using an etchant gas that is also a doping source
US20040150039A1 (en) * 2003-01-23 2004-08-05 International Rectifier Corporation Trench MOSFET superjunction structure and method to manufacture
CN1610964A (zh) * 2001-12-31 2005-04-27 通用半导体公司 用于制造具有包括用快速扩散形成的掺杂柱体的电压维持区的高压功率mosfet的方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6969657B2 (en) * 2003-03-25 2005-11-29 International Rectifier Corporation Superjunction device and method of manufacture therefor
JP2007012858A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
US7737469B2 (en) * 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
DE102006062035B4 (de) * 2006-12-29 2013-02-07 Advanced Micro Devices, Inc. Verfahren zum Entfernen von Lackmaterial nach einer Implantation mit hoher Dosis in einem Halbleiterbauelement

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030122189A1 (en) * 2001-12-31 2003-07-03 Blanchard Richard A. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching using an etchant gas that is also a doping source
CN1610964A (zh) * 2001-12-31 2005-04-27 通用半导体公司 用于制造具有包括用快速扩散形成的掺杂柱体的电压维持区的高压功率mosfet的方法
US20040150039A1 (en) * 2003-01-23 2004-08-05 International Rectifier Corporation Trench MOSFET superjunction structure and method to manufacture

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103560086A (zh) * 2013-10-18 2014-02-05 西安龙腾新能源科技发展有限公司 可改善雪崩能力的超结半导体器件的制备方法
CN103560086B (zh) * 2013-10-18 2016-08-31 西安龙腾新能源科技发展有限公司 可改善雪崩能力的超结半导体器件的制备方法
CN105895520A (zh) * 2015-01-26 2016-08-24 中航（重庆）微电子有限公司 超结器件制备工艺
CN112038391A (zh) * 2019-06-03 2020-12-04 上海先进半导体制造股份有限公司 超结场效应晶体管的制作方法
CN112038391B (zh) * 2019-06-03 2024-05-24 上海先进半导体制造有限公司 超结场效应晶体管的制作方法
CN113540204A (zh) * 2020-04-13 2021-10-22 上海新微技术研发中心有限公司 半导体器件结构的制备方法
CN114068673A (zh) * 2021-11-05 2022-02-18 华虹半导体(无锡)有限公司 超结沟槽栅mosfet及制造方法
CN116544117A (zh) * 2023-07-07 2023-08-04 广东可易亚半导体科技有限公司 一种高eas的vdmos器件及其制备方法

Also Published As

Publication number Publication date
TW201133569A (en) 2011-10-01
US20110068397A1 (en) 2011-03-24

Similar Documents

Publication Publication Date Title
CN101982871A (zh) 一种功率器件及其制造方法
CN102856208B (zh) 具有电压补偿结构的半导体器件
CN102169902B (zh) 一种深槽和深注入型超结器件
CN100355086C (zh) 具有电压维持区域并从相反掺杂的多晶硅区域扩散的高电压功率mosfet
EP1009036B1 (en) High-voltage MOS-gated power device, and related manufacturing process
CN100342544C (zh) 含有掺杂柱的高压功率mosfet
CN102569411B (zh) 半导体器件及其制作方法
JP5560931B2 (ja) 超接合半導体装置の製造方法
JP5985789B2 (ja) 超接合半導体装置の製造方法
CN102479805A (zh) 一种超级结半导体元件及其制造方法
CN111989778B (zh) 小间距超结mosfet结构和方法
JP2004342660A (ja) 半導体装置及びその製造方法
CN104051540A (zh) 超级结器件及其制造方法
CN102184952A (zh) 一种垂直电容耗尽型功率器件及制作方法
US20020123188A1 (en) Compensation component and method for fabricating the compensation component
US9646836B2 (en) Semiconductor device manufacturing method
CN104637821A (zh) 超级结器件的制造方法
CN109888005A (zh) 逆导型超结igbt器件及其制造方法
CN112635326A (zh) 超级结制作方法及超级结
CN107799419A (zh) 超级结功率器件及其制备方法
CN102479806A (zh) 超级结半导体器件及其制作方法
CN103779415A (zh) 平面型功率mos器件及其制造方法
US20220262897A1 (en) Self-balancing super junction structure and preparation method thereof
JP5757355B2 (ja) 超接合半導体装置の製造方法
CN104518027B (zh) Ldmos器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20110302