CN112038391B - 超结场效应晶体管的制作方法 - Google Patents
超结场效应晶体管的制作方法 Download PDFInfo
- Publication number
- CN112038391B CN112038391B CN201910476806.0A CN201910476806A CN112038391B CN 112038391 B CN112038391 B CN 112038391B CN 201910476806 A CN201910476806 A CN 201910476806A CN 112038391 B CN112038391 B CN 112038391B
- Authority
- CN
- China
- Prior art keywords
- effect transistor
- field effect
- thickness
- photoresist
- super junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title claims description 23
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 44
- 150000002500 ions Chemical class 0.000 claims abstract description 29
- 238000000407 epitaxy Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 24
- 238000005468 ion implantation Methods 0.000 abstract description 12
- 238000002513 implantation Methods 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000036632 reaction speed Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/16—Coating processes; Apparatus therefor
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/38—Treatment before imagewise removal, e.g. prebaking
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/40—Treatment after imagewise removal, e.g. baking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明公开了一种超结场效应晶体管的制作方法,对所述超结场效应晶体管的光刻胶层进行曝光显影处理,以在所述光刻胶层上形成曝光窗口,所述曝光窗口的坡度为85°~88°。本发明在制作超结场效应晶体管时提高了光刻胶层的曝光窗口的坡度,通过对P柱曝光窗口形貌的改变,使P柱离子注入边界更为靠近完全曝光区域,有效减小斜坡光刻胶对注入剂量的影响,进而使P柱离子剂量大小均匀,实现对击穿电压更为精确的控制。该制作方法最终得到超结场效应晶体管器件的击穿电压在750V~780V左右范围,大幅改善了击穿电压在片内的均匀性,实现器件良率从58%左右提升到90%以上,满足了大规模生产要求。
Description
技术领域
本发明涉及半导体制造领域,特别涉及一种超结场效应晶体管的制作方法。
背景技术
超结(Super Junction)场效应晶体管采用先进的超结技术理论(电荷平衡技术),极大的降低了产品的特征导通电阻,突破了“硅限”限制,其性能相比传统的VDMOS(垂直双扩散金属-氧化物半导体场效应晶体管)具有导通电阻低、开关速度快损耗小、封装形式更小的优势。
制作超结场效应晶体管时,为使超结场效应晶体管器件有较好的耐雪崩击穿特性,P型离子注入剂量会略微增加使器件工作在电荷平衡点偏右一些,在电荷平衡点的右侧,P型注入剂量越大,击穿电压越低,所以精确控制P型注入剂量范围使击穿电压满足器件规范非常关键。然而,现有技术的晶体管制作方法,常因曝光窗口形貌不合理或者光刻胶曝光不完全,而严重影响P柱区的离子注入效果,硅片不同区域注入程度不一,最终P柱离子剂量大小不均匀,导致硅片内不同位置芯片BV(击穿电压)分布不均匀,大小不一,产品良率大幅下降。
发明内容
本发明要解决的技术问题是为了克服采用现有技术的制作方法制作的超结场效应晶体管器件,其P柱离子剂量大小不均匀,从而使得击穿电压不稳定、不均匀,产品良率较低的缺陷,提供一种超结场效应晶体管的制作方法。
本发明是通过下述技术方案来解决上述技术问题:
本发明提供一种超结场效应晶体管的制作方法,该制作方法包括:
对所述超结场效应晶体管的光刻胶层进行曝光显影处理,以在所述光刻胶层上形成曝光窗口,所述曝光窗口的坡度为85°~88°。
较佳地,所述光刻胶层的厚度为1.8μm~2.2μm。
较佳地,所述曝光窗口的顶部开口宽度为3.60μm~3.78μm。
较佳地,对所述光刻胶层进行曝光显影处理的步骤之前,还包括:
制备N+衬底;
在所述N+衬底上生长本征外延;
在所述本征外延内注入N型离子,形成N型离子层;
在所述本征外延和所述N型离子层的表面涂覆光刻胶。
较佳地,对所述光刻胶层进行曝光显影处理的步骤之后,还包括:
沿所述曝光窗口往所述N型离子层注入P型离子,以形成P柱区;
对所述超结场效应晶体管进行剥膜处理,以去除所述光刻胶。
较佳地,去除所述光刻胶的步骤之后,还包括:
判断所述本征外延的厚度、所述N型离子层的厚度和所述P柱区的厚度是否到达厚度阈值,并在判断为否时,返回生长本征外延的步骤。
较佳地,所述制作方法还包括:
在所述P柱区的上端制作P-body体区;
在所述本征外延的上表面制作金属层,所述金属层包括源极区和栅极区,所述源极区和所述栅极区相互隔离;
从所述N+衬底引出漏极,从所述源极区引出源极,从所述栅极区引出栅极。
在符合本领域常识的基础上,上述各优选条件,可任意组合,即得本发明各较佳实例。
本发明的积极进步效果在于:本发明在制作晶体管时提高了光刻胶层的曝光窗口的坡度,通过对P柱曝光窗口形貌的改变,使P柱离子注入边界更为靠近完全曝光区域,有效减小斜坡光刻胶对注入剂量的影响,进而使P柱离子剂量大小均匀,实现对击穿电压更为精确的控制。该制作方法最终得到超结场效应晶体管器件的击穿电压在750V~780V左右范围,大幅改善了击穿电压在片内的均匀性,实现器件良率的明显提升,满足大规模生产要求。
附图说明
图1为现有技术的制作方法得到的器件的击穿电压在硅片内的分布图。
图2为本发明一较佳实施例的超结场效应晶体管的制作方法的流程图。
图3为使用图2的超结场效应晶体管制作方法得到的P柱曝光窗口形貌示意图。
图4为使用图2的超结场效应晶体管制作方法得到的P柱区离子注入示意图。
图5为使用图2的超结场效应晶体管制作方法得到的器件的击穿电压在硅片内的分布图。
具体实施方式
下面通过实施例的方式并结合附图来更清楚完整地说明本发明,但并不因此将本发明限制在所述的实施例范围之中。
本实施例提供了一种超结场效应晶体管的制作方法,参照图2,本实施例的超结场效应晶体管的制作方法包括以下步骤:
步骤S01、制备N+衬底。
步骤S02、在N+衬底上生长本征外延。
具体的,本实施例采用多层外延工艺技术。在每层本征外延生长后进行N型离子注入,再利用光刻掩膜版曝光进行P型离子注入形成P柱区隔离N型区,重复多次在本征外延、N型离子层和P柱区达到厚度要求后再进行后续工艺。
步骤S03、在本征外延内注入N型离子,形成N型离子层。
N型离子注入一般采用普注形式,即不带光刻版进行整个硅片正面离子注入,均匀性较易控制。
步骤S04、在本征外延和N型离子层的表面涂覆光刻胶。
本实施例中光刻胶的厚度范围是个重要参数。目前一般采用SPR660型号光刻胶,该光刻胶厚度为1μm,该类光刻胶粘稠度低,曝光反应速度快,坡度不容易控制,该光刻胶形成的曝光窗口坡度最高在82°左右。本实施例采用1.8μm~2.2μm光刻胶,例如SPR7350型号的光刻胶,这类光刻胶粘稠度高,曝光反应速度慢,容易控制曝光形貌使曝光窗口坡度达到85°以上。
步骤S05、对光刻胶层进行曝光显影处理,以在光刻胶层上形成曝光窗口,曝光窗口的坡度为85°~88°。
步骤S06、沿曝光窗口往N型离子层注入P型离子,以形成P柱区。
本实施例针对P柱曝光条件优化进行击穿电压均匀性改善。改善前工艺所选用的光刻胶厚度为1μm,曝光区域顶部开口大小为3.8μm左右,底部为3.52μm左右,曝光窗口坡度为81°左右。由于坡度较小,在P柱离子注入过程中,在离完全曝光区域(底部3.52μm)附近的光刻胶厚度不能完全阻挡离子注入,部分P型离子会穿透光刻胶注入硅衬底中,导致实际注入的剂量会偏高。以700V超结场效应晶体管工艺为例,如图1所示,硅片内器件的击穿电压的均匀性差别超过100V,硅片左边器件的击穿电压大约在750V,而在中间区域为720V左右,右边区域已低于700V甚至右下角处低于660V,远小于器件击穿电压规范要求。击穿电压的不稳定和不均匀造成良率大幅下降,P柱1μm光刻胶工艺下良率只有58%(BV>=710V)左右。
如图3所示,本实施例采用光刻胶厚度H为1.8μm~2.2μm的光刻胶,通过优化曝光能量和焦距,P柱曝光窗口底部尺寸L2仍然保持在3.5μm左右,而P柱曝光窗口顶部尺寸L1可以减小到3.60μm~3.78μm左右,相应的曝光窗口坡度α增大到85°~88°。
沿上述改善后的曝光窗口,往N型离子层注入P型离子,以形成P柱区。如图4所示,新的工艺条件可以使P柱离子注入边界L3更为靠近完全曝光区域,有效减小斜坡光刻胶对注入剂量的影响,实现对击穿电压更为精确的控制。同时通过优化的曝光能量和焦距,较容易控制硅片不同区域器件P柱窗口大小波动在一定的合理范围,最终得到的击穿电压在750V~780V左右范围,大幅改善片内击穿电压的均匀性,改善后器件的良率可提升至90%以上。如图5所示,是采用光刻胶厚度H为2μm的光刻胶,P柱曝光窗口底部尺寸L2保持在3.5μm左右,而顶部开口的尺寸L1减小到3.76μm左右,相应的曝光窗口坡度α增大到86.28°,得到的器件的击穿电压在硅片内的分布图。
步骤S07、对超结场效应晶体管进行剥膜处理,以去除光刻胶。
步骤S08、判断本征外延的厚度、N型离子层的厚度和P柱区的厚度是否到达厚度阈值,并在判断为否时,返回生长本征外延的步骤;在判断为是时,执行步骤S09。
步骤S09、在P柱区的上端制作P-body体区。
步骤S10、在本征外延的上表面制作金属层,包括源极区和栅极区,源极区和栅极区相互隔离。
步骤S11、从N+衬底引出漏极,从源极区引出源极,从栅极区引出栅极。
本实施例中步骤S07~S11的实现与现有工艺相同。
虽然以上描述了本发明的具体实施方式,但是本领域的技术人员应当理解,这仅是举例说明,本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下,可以对这些实施方式做出多种变更或修改,但这些变更和修改均落入本发明的保护范围。
Claims (4)
1.一种超结场效应晶体管的制作方法,其特征在于,所述制作方法包括:
对所述超结场效应晶体管的光刻胶层进行曝光显影处理,以在所述光刻胶层上形成曝光窗口,所述曝光窗口的坡度为85°~88°;
所述光刻胶层的厚度为1.8μm~2.2μm;
所述曝光窗口的顶部开口宽度为3.60μm~3.78μm;
对所述光刻胶层进行曝光显影处理的步骤之后,还包括:
沿所述曝光窗口往N型离子层注入P型离子,以形成P柱区;
对所述超结场效应晶体管进行剥膜处理,以去除所述光刻胶。
2.如权利要求1所述的超结场效应晶体管的制作方法,其特征在于,对所述光刻胶层进行曝光显影处理的步骤之前,还包括:
制备N+衬底;
在所述N+衬底上生长本征外延;
在所述本征外延内注入N型离子,形成所述N型离子层;
在所述本征外延和所述N型离子层的表面涂覆光刻胶。
3.如权利要求2所述的超结场效应晶体管的制作方法,其特征在于,去除所述光刻胶的步骤之后,还包括:
判断所述本征外延的厚度、所述N型离子层的厚度和所述P柱区的厚度是否到达厚度阈值,并在判断为否时,返回生长本征外延的步骤。
4.如权利要求3所述的超结场效应晶体管的制作方法,其特征在于,所述制作方法还包括:
在所述P柱区的上端制作P-body体区;
在所述本征外延的上表面制作金属层,所述金属层包括源极区和栅极区,所述源极区和所述栅极区相互隔离;
从所述N+衬底引出漏极,从所述源极区引出源极,从所述栅极区引出栅极。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910476806.0A CN112038391B (zh) | 2019-06-03 | 2019-06-03 | 超结场效应晶体管的制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910476806.0A CN112038391B (zh) | 2019-06-03 | 2019-06-03 | 超结场效应晶体管的制作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112038391A CN112038391A (zh) | 2020-12-04 |
CN112038391B true CN112038391B (zh) | 2024-05-24 |
Family
ID=73575949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910476806.0A Active CN112038391B (zh) | 2019-06-03 | 2019-06-03 | 超结场效应晶体管的制作方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112038391B (zh) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010021416A (ja) * | 2008-07-11 | 2010-01-28 | Renesas Technology Corp | 半導体装置の製造方法 |
CN101982871A (zh) * | 2009-09-24 | 2011-03-02 | 成都芯源系统有限公司 | 一种功率器件及其制造方法 |
CN102436149A (zh) * | 2011-08-29 | 2012-05-02 | 上海华力微电子有限公司 | 确定光刻工艺窗口的方法 |
CN103681779A (zh) * | 2012-09-11 | 2014-03-26 | 无锡华润上华半导体有限公司 | 一种场效应晶体管结构及其制作方法 |
CN103890922A (zh) * | 2011-11-24 | 2014-06-25 | 住友电气工业株式会社 | 制造半导体器件的方法 |
WO2016002058A1 (ja) * | 2014-07-03 | 2016-01-07 | 株式会社日立製作所 | 半導体装置およびその製造方法、パワーモジュール、並びに電力変換装置 |
CN107622939A (zh) * | 2016-07-15 | 2018-01-23 | 超致(上海)半导体有限公司 | 一种半导体器件的制造方法 |
CN108258045A (zh) * | 2016-12-29 | 2018-07-06 | 无锡华润华晶微电子有限公司 | 超结半导体器件的制备方法 |
-
2019
- 2019-06-03 CN CN201910476806.0A patent/CN112038391B/zh active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010021416A (ja) * | 2008-07-11 | 2010-01-28 | Renesas Technology Corp | 半導体装置の製造方法 |
CN101982871A (zh) * | 2009-09-24 | 2011-03-02 | 成都芯源系统有限公司 | 一种功率器件及其制造方法 |
CN102436149A (zh) * | 2011-08-29 | 2012-05-02 | 上海华力微电子有限公司 | 确定光刻工艺窗口的方法 |
CN103890922A (zh) * | 2011-11-24 | 2014-06-25 | 住友电气工业株式会社 | 制造半导体器件的方法 |
CN103681779A (zh) * | 2012-09-11 | 2014-03-26 | 无锡华润上华半导体有限公司 | 一种场效应晶体管结构及其制作方法 |
WO2016002058A1 (ja) * | 2014-07-03 | 2016-01-07 | 株式会社日立製作所 | 半導体装置およびその製造方法、パワーモジュール、並びに電力変換装置 |
CN107622939A (zh) * | 2016-07-15 | 2018-01-23 | 超致(上海)半导体有限公司 | 一种半导体器件的制造方法 |
CN108258045A (zh) * | 2016-12-29 | 2018-07-06 | 无锡华润华晶微电子有限公司 | 超结半导体器件的制备方法 |
Also Published As
Publication number | Publication date |
---|---|
CN112038391A (zh) | 2020-12-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9466669B2 (en) | Multiple channel length finFETs with same physical gate length | |
DE102014117719B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung mittels elektrochemischen Ätzens, Halbleitervorrichtung und Superjunction-Halbleitervorrichtung | |
KR20120131549A (ko) | 슈퍼정션 반도체 소자 및 그 제조방법 | |
JP2017139440A (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
CN105826190B (zh) | N型鳍式场效应晶体管及其形成方法 | |
DE102014104975B4 (de) | Halbleiterbauelement und Verfahren zu dessen Herstellung | |
CN107039268B (zh) | 碳化硅半导体装置及碳化硅半导体装置的制造方法 | |
US9577040B2 (en) | FinFET conformal junction and high epi surface dopant concentration method and device | |
DE102014113946A1 (de) | Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung | |
CN106409910A (zh) | 具有横向变化掺杂分布图的半导体器件及其制造方法 | |
US20160172436A1 (en) | Semiconductor device, termination structure and method of forming the same | |
CN107093632A (zh) | 半导体器件和用于形成半导体器件的方法 | |
CN103367157A (zh) | 一种超结mosfet的制备方法 | |
CN112038391B (zh) | 超结场效应晶体管的制作方法 | |
EP3951887A1 (en) | A semiconductor device and a method of making a semiconductor device | |
CN104966732B (zh) | GaAs基pHEMT器件及其制备方法 | |
CN113363322B (zh) | N沟道的沟槽型vdmos和沟槽型igbt | |
CN104916540A (zh) | 一种应变沟道晶体管及其制备方法 | |
CN111128745B (zh) | 一种SiC基MOS器件的制作方法 | |
CN105470297A (zh) | 一种vdmos器件及其制作方法 | |
RU2523060C2 (ru) | Способ изготовления свч полевого транзистора | |
CN113363318B (zh) | N沟道的平面型vdmos和平面型igbt | |
KR20060078522A (ko) | 엘디모스 채널 형성 방법 | |
CN113363324B (zh) | P沟道的平面型vdmos和平面型igbt | |
KR101998717B1 (ko) | 슈퍼정션 반도체 소자 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
CB02 | Change of applicant information |
Address after: No.385, Hongcao Road, Xuhui District, Shanghai 200233 Applicant after: SHANGHAI ADVANCED SEMICONDUCTO Address before: No.385, Hongcao Road, Xuhui District, Shanghai 200233 Applicant before: ADVANCED SEMICONDUCTOR MANUFACTURING Co.,Ltd. |
|
CB02 | Change of applicant information | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |