CN104966732B - GaAs基pHEMT器件及其制备方法 - Google Patents

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Abstract

本发明提供了一种GaAs基pHEMT器件及其制备方法。该器件包括由下至上依次层叠的GaAs衬底、缓冲层、第一AlGaAs势垒层、InGaAs沟道层、第二AlGaAs势垒层和N+‑GaAs层，沟道层与两个势垒层分别形成二维电子气，N+‑GaAs层上形成有源极和漏极，源极与漏极之间设有露出第二AlGaAs势垒层的凹槽，凹槽中形成有栅极，栅极与漏极之间的凹槽中设有高介电常数结区，高介电常数结区从第二AlGaAs势垒层的上表面嵌入延伸至内部，其中，源极到栅极的距离等于漏极到栅极的距离，栅极与漏极之间的凹槽横向宽度大于栅极与源极之间的凹槽横向宽度。本发明能够在不影响器件性能的情况下提高栅漏击穿电压。

Description

GaAs基pHEMT器件及其制备方法
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种GaAs基pHEMT器件及其制备方法。
背景技术
GaAs(砷化镓)是Ⅲ-Ⅴ族化合物半导体中最重要、用途最广的半导体材料。GaAs中的电子迁移率是Si(硅)的6倍，其电子峰值漂移速度是Si的2倍。因此GaAs器件具有高频、高速、低功耗、噪声小、可单片集成的特点。
GaAs基pHEMT器件是GaAs器件中较成熟的一种三端器件，具有微波及高速性能优越，工艺相对简单，稳定等优点，是人们研究的重点。输出功率和可靠性是GaAs基pHEMT器件的两个重要性能指标，当GaAs基pHEMT器件工作在饱和区后，漏极电压进一步增加时，栅极-沟道间肖特基势垒将发生雪崩击穿，使漏极电流突然增加，导致GaAs基pHEMT器件不能正常工作，输出功率受到限制。因此，栅漏击穿电压是限制输出功率并影响可靠性的最主要因素之一。
目前，为改善栅漏击穿电压，通常的做法是采用在栅极挖设凹槽的工艺，该工艺具有以下优点：可以改善场效应晶体管性能；可以改善材料表面不均匀性而产生的饱和电流的偏差；可以改善栅极边缘的几何形状，使电场不在栅极边缘集中，从而提高栅极的抗击穿性能；可以避免表面耗尽层在栅极正向偏置时对大电流流通的阻碍作用，从而有利于拓宽动态范围；有利于金属栅的剥离等等。
然而，随着半导体技术的不断进步，提高栅漏击穿电压已逐渐进入瓶颈，如0.15μm工艺的工作电压和击穿电压一般很难超过8V和20V，而射频前端性能需求的不断提高，要求GaAs基pHEMT器件的操作电压不断增加，这也意味着要求GaAs基pHEMT器件具有更高的栅漏击穿电压，现有的工艺已经不能满足这一要求。
发明内容
本发明主要解决的技术问题是提供一种GaAs基pHEMT器件及其制备方法，能够在不影响器件性能的情况下提高栅漏击穿电压。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种GaAs基pHEMT器件，包括由下至上依次层叠的GaAs衬底、缓冲层、第一AlGaAs势垒层、InGaAs沟道层、第二AlGaAs势垒层和N+-GaAs层，所述第一AlGaAs势垒层与所述InGaAs沟道层以及所述第二AlGaAs势垒层与所述InGaAs沟道层形成二维电子气，所述N+-GaAs层上形成有源极和漏极，所述源极与所述漏极之间的所述N+-GaAs层上设有露出所述第二AlGaAs势垒层的凹槽，所述凹槽中的所述第二AlGaAs势垒层上形成有栅极，所述栅极与所述漏极之间的凹槽中设有至少一个通过注入离子形成的高介电常数结区，所述高介电常数结区从第二AlGaAs势垒层的上表面嵌入延伸至第二AlGaAs势垒层内部，其中，所述源极到所述栅极的距离等于所述漏极到所述栅极的距离，所述栅极与所述漏极之间的凹槽横向宽度大于所述栅极与所述源极之间的凹槽横向宽度。
优选地，所述注入的离子包括O元素、Ar元素或N元素。
优选地，所述高介电常数结区的横向宽度大于或等于200nm，深度小于所述第二AlGaAs势垒层的厚度。
优选地，所述第二AlGaAs势垒层中AlGaAs的化学式为AlX Ga1-X As，其中，X为0～0.5。
优选地，所述InGaAs沟道层中InGaAs的化学式为InY Ga1-Y As，其中，Y为0～0.5。
优选地，所述第一AlGaAs势垒层与所述InGaAs沟道层之间以及所述第二AlGaAs势垒层与所述InGaAs沟道层之间通过进行δ-Si掺杂在所述InGaAs沟道层中形成二维电子气。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种GaAs基pHEMT器件的制备方法，包括：在GaAs衬底上由下而上依次形成缓冲层、第一AlGaAs势垒层、InGaAs沟道层、第二AlGaAs势垒层和N+-GaAs层，并在所述N+-GaAs层上形成源极和漏极，其中，所述第一AlGaAs势垒层与所述InGaAs沟道层之间以及所述InGaAs沟道层与所述第二AlGaAs势垒层之间形成二维电子气；在所述N+-GaAs层上涂布覆盖所述N+-GaAs层、源极和漏极的光刻胶，并在所述光刻胶上蚀刻出露出所述N+-GaAs层的预定区域；对所述预定区域中的N+-GaAs层进行蚀刻，在所述源极与所述漏极之间的所述N+-GaAs层上形成露出所述第二AlGaAs势垒层的凹槽；在所述N+-GaAs层上再次涂布覆盖所述N+-GaAs层、源极、漏极和所述第二AlGaAs势垒层的光刻胶，并在所述光刻胶上蚀刻出离子注入区域；在所述离子注入区域注入离子后，去除光刻胶并通过快速退火形成高介电常数结区，所述高介电常数结区从第二AlGaAs势垒层的上表面嵌入延伸至第二AlGaAs势垒层内部；在所述凹槽中的所述第二AlGaAs势垒层上形成栅极，其中，所述源极到所述栅极的距离等于所述漏极到所述栅极的距离，所述栅极与所述漏极之间的凹槽横向宽度大于所述栅极与所述源极之间的凹槽横向宽度。
优选地，所述注入的离子包括O元素、Ar元素或N元素。
优选地，所述第二AlGaAs势垒层中AlGaAs的化学式为AlX Ga1-X As，其中，X为0～0.5；所述InGaAs沟道层中InGaAs的化学式为InY Ga1-Y As，其中，Y为0～0.5。
优选地，所述第一AlGaAs势垒层与所述InGaAs沟道层之间以及所述第二AlGaAs势垒层与所述InGaAs沟道层之间通过进行δ-Si掺杂在所述InGaAs沟道层中形成二维电子气。
区别于现有技术的情况，本发明的有益效果是：通过在栅极和漏极之间的凹槽中注入离子形成高介电常数结区以及选择凹槽相对源极和漏极的位置，从而能够在不影响器件性能的情况下提高栅漏击穿电压，对沟道二维电子气浓度的影响很小，工艺难度低，工艺简单且容易实现，并且无需改变现有的工艺流程。
附图说明
图1是本发明实施例GaAs基pHEMT器件的截面示意图。
图2-6是本发明实施例GaAs基pHEMT器件的制备流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参见图1，是本发明实施例GaAs基pHEMT器件的截面示意图。本实施例的GaAs基pHEMT器件包括由下至上依次层叠的GaAs衬底10、缓冲层20、第一AlGaAs势垒层30、InGaAs沟道层40、第二AlGaAs势垒层50和N+-GaAs层60。第一AlGaAs势垒层30与InGaAs沟道层40形成二维电子气31。第二AlGaAs势垒层50与
InGaAs沟道层40也形成二维电子气51。在本实施例中，第一AlGaAs势垒层30与InGaAs沟道层40之间以及第二AlGaAs势垒层50与InGaAs沟道层40之间通过进行δ-Si掺杂在InGaAs沟道层40中形成二维电子气31、51。具体来说，二维电子气31、51是通过进行δ-Si掺杂的电子转移形成的，并且二维电子气31、51处于InGaAs沟道层40中分别靠近第一AlGaAs势垒层30和第二AlGaAs势垒层50的位置。
N+-GaAs层60上形成有源极S和漏极D，源极S与漏极D之间的N+-GaAs层60上设有露出第二AlGaAs势垒层50的凹槽70，凹槽70中的第二AlGaAs势垒层50上形成有栅极G，栅极G与漏极D之间的凹槽70中设有至少一个通过注入离子形成的高介电常数结区80，高介电常数结区80从第二AlGaAs势垒层50的上表面嵌入延伸至第二AlGaAs势垒层50内部。
源极S到栅极G的距离等于漏极D到栅极G的距离，栅极G与漏极D之间的凹槽横向宽度大于栅极G与源极S之间的凹槽横向宽度。也就是说，栅极G刚好位于源极S和漏极D的正中间，但是栅极G不在凹槽70的正中间，凹槽70靠近源极S的侧壁到源极S的距离要大于凹槽70靠近漏极D的侧壁到漏极D的距离。
在本实施例中，注入的离子包括O元素、Ar元素或N元素等，高介电常数结区80的横向宽度大于或等于200nm，深度小于第二AlGaAs势垒层50的厚度。在注入离子形成高介电常数结区80时，通过有效控制离子的注入深度和剂量，可以增加栅漏击穿电压，并减少对沟道的损伤，使高介电常数结区80对沟道二维电子气浓度的影响降到最低。
可选地，第二AlGaAs势垒层50中AlGaAs的化学式为AlX Ga1-X As，其中，X为0～0.5。InGaAs沟道层40中InGaAs的化学式为InY Ga1-Y As，其中，Y为0～0.5。
本发明实施例的GaAs基pHEMT器件通过设置两侧壁相对栅极不对称的凹槽和在凹槽中进行离子注入，增大了栅极和漏极之间的凹槽横向宽度并在栅极和漏极之间的凹槽中形成周期性局部的高介电常数结区，从而能够在不改变器件工艺和在不影响器件性能的情况下提高栅漏击穿电压。
请结合参见图2至图6，本发明实施例还提供一种GaAs基pHEMT器件的制备方法。该制备方法包括以下步骤：
步骤1：在GaAs衬底上由下而上依次形成缓冲层、第一AlGaAs势垒层、InGaAs沟道层、第二AlGaAs势垒层和N+-GaAs层，并在N+-GaAs层上形成源极和漏极，其中，第一AlGaAs势垒层与InGaAs沟道层以及第二AlGaAs势垒层与InGaAs沟道层形成二维电子气。
其中，参见图2，GaAs衬底10、缓冲层20、第一AlGaAs势垒层30、InGaAs沟道层40、第二AlGaAs势垒层50和N+-GaAs层60为依次层叠的结构。源极S和漏极D分别位于N+-GaAs层60上方两侧。在本实施例中，第一AlGaAs势垒层30与InGaAs沟道层40之间以及第二AlGaAs势垒层50与InGaAs沟道层40之间通过进行δ-Si掺杂在InGaAs沟道层40中形成二维电子气31、51。具体来说，二维电子气31、51是通过进行δ-Si掺杂的电子转移形成的，并且二维电子气31、51处于InGaAs沟道层40中分别靠近第一AlGaAs势垒层30和第二AlGaAs势垒层50的位置。
第二AlGaAs势垒层50中AlGaAs的化学式为AlX Ga1-X As，其中，X为0～0.5。InGaAs沟道层40中InGaAs的化学式为InY Ga1-Y As，其中，Y为0～0.5。
步骤2：在N+-GaAs层上涂布覆盖N+-GaAs层、源极和漏极的光刻胶，并在光刻胶上蚀刻出露出N+-GaAs层的预定区域。
其中，如图3所示，在N+-GaAs层60上涂布光刻胶100后，经过光刻、显影等工序后，形成预定区域110。
步骤3：对预定区域中的N+-GaAs层进行蚀刻，在源极与漏极之间的N+-GaAs层上形成露出第二AlGaAs势垒层的凹槽。
其中，如图4所示，对预定区域110中的N+-GaAs层60进行蚀刻、显影等工序后，在N+-GaAs层60上形成露出第二AlGaAs势垒层50的凹槽70。而光刻胶100被去除。
步骤4：在N+-GaAs层上再次涂布覆盖N+-GaAs层、源极、漏极和第二AlGaAs势垒层的光刻胶，并在光刻胶上蚀刻出离子注入区域。
其中，如图5所示，在N+-GaAs层60上涂布光刻胶120后，经过光刻、显影等工序后，形成至少一个离子注入区域130。
步骤5：在离子注入区域注入离子后，去除光刻胶并通过快速退火形成高介电常数结区，高介电常数结区从第二AlGaAs势垒层的上表面嵌入延伸至第二AlGaAs势垒层内部。
其中，如图6所示，对离子注入区域130进行离子注入后，去除光刻胶120并快速退火后高介电常数结区80。高介电常数结区80的数量与离子注入区域130的数量相同。在本实施例中个，注入的离子包括O元素、Ar元素或N元素等。高介电常数结区80的横向宽度大于或等于200nm，深度小于第二AlGaAs势垒层50的厚度。
步骤6：在凹槽中的第二AlGaAs势垒层上形成栅极，其中，源极到栅极的距离等于漏极到栅极的距离，栅极与漏极之间的凹槽横向宽度大于栅极与源极之间的凹槽横向宽度。
其中，形成栅极G后，即得到如图1所示的GaAs基pHEMT器件。
通过上述方式，本发明实施例的GaAs基pHEMT器件及其制备方法通过在栅极和漏极之间的凹槽中注入离子形成高介电常数结区以及选择凹槽相对源极和漏极的位置，从而能够在不影响器件性能的情况下提高栅漏击穿电压，对沟道二维电子气浓度的影响很小，工艺难度低，工艺简单且容易实现，并且无需改变现有的工艺流程。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种GaAs基pHEMT器件，其特征在于，包括由下至上依次层叠的GaAs衬底、缓冲层、第一AlGaAs势垒层、InGaAs沟道层、第二AlGaAs势垒层和N+-GaAs层，所述第一AlGaAs势垒层与所述InGaAs沟道层以及所述第二AlGaAs势垒层与所述InGaAs沟道层形成二维电子气，所述N+-GaAs层上形成有源极和漏极，所述源极与所述漏极之间的所述N+-GaAs层上设有露出所述第二AlGaAs势垒层的凹槽，所述凹槽中的所述第二AlGaAs势垒层上形成有栅极，所述栅极与所述漏极之间的凹槽中设有至少一个通过注入离子形成的高介电常数结区，所述高介电常数结区从第二AlGaAs势垒层的上表面嵌入延伸至第二AlGaAs势垒层内部，其中，所述源极到所述栅极的距离等于所述漏极到所述栅极的距离，所述栅极与所述漏极之间的凹槽横向宽度大于所述栅极与所述源极之间的凹槽横向宽度。
2.根据权利要求1所述的GaAs基pHEMT器件，其特征在于，所述注入的离子包括O元素、Ar元素或N元素。
3.根据权利要求2所述的GaAs基pHEMT器件，其特征在于，所述高介电常数结区的横向宽度大于或等于200nm，深度小于所述第二AlGaAs势垒层的厚度。
4.根据权利要求1至3任一项所述的GaAs基pHEMT器件，其特征在于，所述第二AlGaAs势垒层中AlGaAs的化学式为AlXGa1-XAs，其中，X为0～0.5。
5.根据权利要求1至3任一项所述的GaAs基pHEMT器件，其特征在于，所述InGaAs沟道层中InGaAs的化学式为InYGa1-YAs，其中，Y为0～0.5。
6.根据权利要求1所述的GaAs基pHEMT器件，其特征在于，所述第一AlGaAs势垒层与所述InGaAs沟道层之间以及所述第二AlGaAs势垒层与所述InGaAs沟道层之间通过进行δ-Si掺杂在所述InGaAs沟道层中形成二维电子气。
7.一种GaAs基pHEMT器件的制备方法，其特征在于，包括：
在GaAs衬底上由下而上依次形成缓冲层、第一AlGaAs势垒层、InGaAs沟道层、第二AlGaAs势垒层和N+-GaAs层，并在所述N+-GaAs层上形成源极和漏极，其中，所述第一AlGaAs势垒层与所述InGaAs沟道层以及所述第二AlGaAs势垒层与所述InGaAs沟道层形成二维电子气；
在所述N+-GaAs层上涂布覆盖所述N+-GaAs层、源极和漏极的光刻胶，并在所述光刻胶上蚀刻出露出所述N+-GaAs层的预定区域；
对所述预定区域中的N+-GaAs层进行蚀刻，在所述源极与所述漏极之间的所述N+-GaAs层上形成露出所述第二AlGaAs势垒层的凹槽；
在所述N+-GaAs层上再次涂布覆盖所述N+-GaAs层、源极、漏极和所述第二AlGaAs势垒层的光刻胶，并在所述光刻胶上蚀刻出离子注入区域；
在所述离子注入区域注入离子后，去除光刻胶并通过快速退火形成高介电常数结区，所述高介电常数结区从第二AlGaAs势垒层的上表面嵌入延伸至第二AlGaAs势垒层内部；
在所述凹槽中的所述第二AlGaAs势垒层上形成栅极，其中，所述源极到所述栅极的距离等于所述漏极到所述栅极的距离，所述栅极与所述漏极之间的凹槽横向宽度大于所述栅极与所述源极之间的凹槽横向宽度。
8.根据权利要求7所述的制备方法，其特征在于，所述注入的离子包括O元素、Ar元素或N元素。
9.根据权利要求7所述的制备方法，其特征在于，所述第二AlGaAs势垒层中AlGaAs的化学式为AlXGa1-XAs，其中，X为0～0.5；所述InGaAs沟道层中InGaAs的化学式为InYGa1-YAs，其中，Y为0～0.5。
10.根据权利要求7所述的制备方法，其特征在于，所述第一AlGaAs势垒层与所述InGaAs沟道层之间以及所述第二AlGaAs势垒层与所述InGaAs沟道层之间通过进行δ-Si掺杂在所述InGaAs沟道层中形成二维电子气。
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CN114566538B (zh) * 2022-03-03 2023-07-07 上海陆芯电子科技有限公司 外延结构及半导体器件

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2693765B2 (ja) * 1987-09-01 1997-12-24 日本電気株式会社 電界効果トランジスタ
KR20130128281A (ko) * 2012-05-16 2013-11-26 삼성전자주식회사 고전자이동도 트랜지스터 및 그 제조방법
WO2014043187A1 (en) * 2012-09-11 2014-03-20 University Of Florida Research Foundation, Incorporated High electron mobility transistors having improved reliability
CN104091812B (zh) * 2014-07-01 2016-09-14 北京工业大学 一种长波长GaAs基MSM和PHEMT单片集成光探测器

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