CN107093632A - 半导体器件和用于形成半导体器件的方法 - Google Patents

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Abstract

一种用于形成半导体器件的方法，该方法包括将第一导电类型的掺杂剂掺入到包括第一导电类型的基础掺杂的半导体衬底的附近本体区域部分中。第一导电类型的掺杂剂的掺入通过半导体衬底的边缘区域的至少一部分处的掩模结构来掩蔽。该方法还包括在半导体衬底中形成第二导电类型的晶体管结构的本体区域。半导体衬底的附近本体区域部分被定位成与晶体管结构的本体区域相邻。

Description

半导体器件和用于形成半导体器件的方法
技术领域
实施例涉及半导体器件结构，并且具体涉及半导体器件和用于形成半导体器件的方法。
背景技术
通过直拉(CZ)工艺形成半导体衬底可能遭受由于氧复合物而导致的不可靠性，氧复合物由于氧间隙而形成。用于降低氧复合物效应的工艺(例如通过磁性CZ工艺)可能导致半导体衬底的电阻率的波动。用于降低电阻率的这些波动的工艺可能造成半导体衬底的掺杂分布，这导致形成在半导体衬底中的半导体器件的接通行为的劣化。通过浮区(FZ)工艺形成半导体衬底可能导致具有较低氧比例的半导体衬底。然而，FZ工艺可能是昂贵的。
发明内容
需要提供用于具有改善的接通行为和/或改善的正向电压的半导体器件的概念。
这种需要可以通过权利要求的技术方案来满足。
一些实施例涉及用于形成半导体器件的方法。该方法包括将第一导电类型的掺杂剂掺入到包括第一导电类型的基础掺杂的半导体衬底的附近本体区域部分中。第一导电类型的掺杂剂的掺入通过半导体衬底的边缘区域的至少一部分处的掩模结构来掩蔽。该方法还包括在半导体衬底中形成第二导电类型的晶体管结构的本体区域。半导体衬底的附近本体区域部分被定位成与晶体管结构的本体区域相邻。
一些实施例涉及半导体器件。该半导体器件包括位于半导体衬底处的晶体管结构的漂移区域的附近本体区域部分。附近本体区域部分被定位在晶体管结构的本体区域和晶体管结构的漂移区域之间的p-n结的1μm内。附近本体区域部分的平均掺杂浓度大于5*1014掺杂剂/cm3。半导体器件还包括位于半导体衬底的边缘区域处的半导体衬底的表面上的绝缘结构。在半导体衬底中与附近本体区域部分被定位在相同的竖直深度处的半导体衬底的至少一部分的平均掺杂浓度小于1*1014掺杂剂/cm3。
一些实施例涉及用于形成半导体器件的另一方法。该方法包括在半导体衬底的边缘区域中形成横向变化的掺杂区域，横向变化的掺杂区域包括第二导电类型。该方法还包括在形成横向变化的掺杂区域之前或之后，在同一掺入工艺期间，将第一导电类型的掺杂剂掺入到包括第一导电类型的基础掺杂的半导体衬底的附近本体区域部分中，以及位于横向变化的掺杂区域和半导体衬底的表面之间的半导体衬底的至少表面部分中。表面部分中的第一导电类型的掺杂剂的数量大于表面部分中的第二导电类型的掺杂剂的数量。该方法还包括在半导体衬底中形成第二导电类型的晶体管结构的本体区域。半导体衬底的附近本体区域部分被定位成与晶体管结构的本体区域相邻。
一些实施例涉及另一半导体器件。该半导体器件包括位于半导体衬底处的晶体管结构的漂移区域的附近本体区域部分。附近本体区域部分被定位在晶体管结构的本体区域和晶体管结构的漂移区域之间的p-n结的1μm内。附近本体区域部分的平均掺杂浓度大于5*1014掺杂剂/cm3。该半导体器件还包括横向变化的掺杂区域，横向变化的掺杂区域包括第二导电类型、位于半导体衬底的边缘区域中。该半导体器件还包括半导体衬底的表面部分，该表面部分包括第一导电类型、位于半导体衬底的表面和横向变化的掺杂区域之间。
附图说明
仅通过示例的方式并且参照附图，将在下文中描述装置和/或方法的一些实施例，其中：
图1A示出用于形成半导体器件的方法的流程图的示意图；
图1B示出晶体管结构的本体区域的净掺杂浓度相对于深度的图示；
图1C示出具有恒定基础掺杂的半导体衬底的附近本体区域部分的掺杂浓度相对于深度的图示；
图1D示出具有弯曲基础掺杂的半导体衬底的附近本体区域部分的掺杂浓度相对于深度的图示；
图1E示出具有第一导电类型的掺入掺杂剂原子的晶体管结构的本体区域的净掺杂浓度相对于深度的图示；
图2示出半导体器件的示意图；
图3A示出另一半导体器件的示意图；
图3B示出半导体器件的各个部分中的净掺杂浓度相对于深度的图示；
图4A示出另一半导体器件的示意图；
图4B示出IGBT半导体器件的输出特性的开始范围的图示；
图5A示出用于形成半导体器件的另一方法的流程图的示意图；
图5B示出半导体衬底的边缘区域处的掺杂浓度相对于深度的图示；
图5C示出使用不同剂量的半导体衬底的边缘区域处的掺杂浓度相对于深度的图示；
图5D示出使用不同掺杂剂的半导体衬底的边缘区域处的掺杂浓度相对于深度的图示；并且
图6示出包括横向变化的掺杂区域的另一半导体器件的示意图。
具体实施方式
现在将参照附图更充分地描述各种示例实施例，在附图中图示了一些示例实施例。在图中，线、层和/或区域的厚度可以为了清楚而被夸大。
因此，虽然示例实施例能够有各种修改和备选形式，但是其实施例通过示例的方式在图中示出，并且将在本文中详细描述。然而，应该理解的是，不旨在将示例实施例限于所公开的特定形式，而是相反，示例实施例要涵盖落在本公开的范围内的所有修改、等效和备选。贯穿附图的描述，相同的数字指代相同或相似的元件。
将理解的是，当元件被称为“连接”或“耦合”到另一元件时，它可以直接连接或耦合到该另一元件，或者可以存在中间元件。相比之下，当元件被称为“直接连接”或“直接耦合”到另一元件时，不存在中间元件。用于描述元件之间的关系的其它词语应该以相同方式来解释(例如，“在……之间”相对于“直接在……之间”，“相邻”相对于“直接相邻”等)。
本文中使用的术语仅用于描述特定实施例的目的，并且不旨在限制示例实施例。除非上下文明确另外指示，如本文中使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式。还将理解的是，当在本文中使用时，术语“包括”和/或“包含”指定叙述的特征、事物、步骤、操作、元件和/或部件的存在，但是不排除存在或添加一个或多个其它特征、事物、步骤、操作、元件、部件和/或其组。
除非另外限定，本文中使用的所有术语(包括技术和科学术语)具有与示例实施例所属领域的普通技术人员通常理解的相同含义。还将理解的是，术语(例如，常用字典中限定的那些)应该被解释为具有与它们在相关领域的上下文中的含义一致的含义。然而，如果本公开向术语赋予偏离普通技术人员通常理解的含义的特定含义，这一含义要在本文中给出该定义的特定上下文中考虑。
图1A示出用于形成半导体器件的方法100的流程图的示意图。
方法100包括将第一导电类型的掺杂剂掺入110到包括第一导电类型的基础掺杂的半导体衬底的附近本体区域部分中。第一导电类型的掺杂剂的掺入110通过在半导体衬底的边缘区域的至少一部分处的掩模结构来掩蔽。方法100还包括在半导体衬底中形成120第二导电类型的晶体管结构的本体区域。半导体衬底的附近本体区域部分被定位成与晶体管结构的本体区域相邻。
由于将第一导电类型的掺杂剂掺入110到半导体衬底的附近本体区域部分中，可以避免附近本体区域部分的掺杂浓度太低以及避免导致晶体管结构的接通行为的劣化。因而，可以实现改善的晶体管结构的接通行为以及改善的晶体管结构的正向电压下降。由于第一导电类型的掺杂剂的掺入110通过在半导体衬底的边缘区域的至少一部分处的掩模结构来掩蔽，可以防止或降低边缘区域的掺杂浓度的局部增加(例如，边缘区域的基础掺杂的增加)，并且因而，可以防止或降低晶体管结构的阻断电压的降低。
方法100包括将第一导电类型(例如n型导电性)的掺杂剂掺入110到半导体衬底的附近本体区域部分中。例如，掺入的掺杂剂可以从半导体衬底的注入表面(例如第一横向表面)进入半导体衬底。例如，第一导电类型的掺杂剂可以利用在1*1011掺杂剂/cm2和1.5*1012掺杂剂/cm2之间(或者例如在2*1011掺杂剂/cm2和9*1011掺杂剂/cm2之间，或者例如在2*1011掺杂剂/cm2和7*1011掺杂剂/cm2之间，或者例如3*1011掺杂剂/cm2，或者例如6*1011掺杂剂/cm2)的注入剂量来掺入(例如通过离子注入)。
第一导电类型的掺杂剂被掺入110到半导体衬底的附近本体区域部分中，该附近本体区域部分被定位成与要形成的本体区域相邻(例如直接相邻)。例如，在将第一导电类型的掺杂剂掺入110到半导体衬底的附近本体区域部分中期间，尚未形成本体区域。
半导体衬底包括第一导电类型(例如n型导电性)的基础(或体)掺杂。半导体衬底的基础(或体)掺杂可以是在用于形成半导体衬底的半导体生长工艺(例如通过直拉CZ工艺，或者例如磁性直拉MCZ工艺，或者例如浮区FZ工艺)之后、但是在半导体衬底中形成掺杂区域(例如结)之前对半导体衬底的掺杂。
半导体衬底的平均基础掺杂浓度(例如在掺入第一导电类型的掺杂剂之前)可以至少是1*1012掺杂剂/cm3(或者例如在1*1012掺杂剂/cm3和1*1014掺杂剂/cm3之间，或者例如在2*1013掺杂剂/cm3和8*1013掺杂剂/cm3之间，或者例如6*1013掺杂剂/cm3)。例如，半导体衬底的平均基础掺杂浓度可以是在半导体衬底上平均的测得的每体积的掺杂剂数量。例如，半导体衬底的基础掺杂的平均掺杂浓度(平均基础掺杂浓度)可以大于1*1012掺杂剂/cm3(或者大于1*1013掺杂剂/cm3，或者大于5*1013掺杂剂/cm3)，和/或低于1*1015掺杂剂/cm3(或者低于5*1014掺杂剂/cm3，或者低于1*1014掺杂剂/cm3)。例如，基础掺杂可以包括弯曲掺杂分布，该弯曲掺杂分布从半导体衬底的表面向大于20μm(或者大于30μm)和/或小于80μm(或者小于60μm)的深度处的最大值竖直增加。
第一导电类型的掺杂剂的掺入110可以在半导体衬底的附近本体区域部分内将半导体衬底的(平均)基础掺杂增加至少一个数量级。例如，半导体衬底的附近本体区域部分的平均掺杂剂浓度可以至少是5*1014掺杂剂/cm3(或者例如在1*1014掺杂剂/cm3和1*1016掺杂剂/cm3之间，或者例如在5*1014掺杂剂/cm3和5*1016掺杂剂/cm3之间，或者例如1*1015掺杂剂/cm3)。例如，半导体衬底的附近本体区域部分的平均基础掺杂浓度可以是在半导体衬底的附近本体区域部分上平均的测得的每体积的掺杂剂数量。
第一导电类型的掺杂剂的掺入110通过在半导体衬底的边缘区域的至少一部分处的掩模结构来掩蔽。例如，通过掩模结构可以防止(或降低)第一导电类型的掺杂剂掺入到由掩模结构覆盖的半导体衬底的边缘区域的一个或多个部分中。
方法100可以包括在掺入110第一导电类型的掺杂剂之前，在边缘区域的至少一部分处形成掩模结构。例如，掩模结构可以形成在半导体衬底的表面(例如第一横向表面)处，该表面与半导体衬底的边缘区域中的具有第一导电类型的半导体衬底的一个或多个部分相邻(例如直接在其上和/或在其上方)。例如，边缘区域中的具有第一导电类型的半导体衬底的一个或多个部分可以具有与半导体衬底的平均基础掺杂浓度相等(或者例如相似)的平均掺杂浓度。
半导体衬底的边缘区域可以包括位于半导体衬底中的具有第二导电类型(例如p型导电性)的一个或多个(或者例如多个)边缘掺杂区域。例如，具有第一导电类型的至少一个边缘掺杂区域可以被定位成与位于半导体衬底的边缘区域中的具有第二导电类型的至少一个边缘掺杂区域横向相邻。可选地，具有第一导电类型的边缘掺杂区域可以横向定位在具有第二导电类型的横向隔开的相邻(或连续)边缘掺杂区域之间。例如，包括第二导电类型的至少一个边缘掺杂区域可以是场环结构的至少一部分(并且可选地可以与p型浮置区域一起形成)。
在第一导电类型的掺杂剂的掺入110期间，具有第二导电类型的至少一个边缘掺杂区域可以未被掩模结构覆盖(例如未被覆盖，或者例如未被掩蔽)。因而，在第一导电类型的掺杂剂的掺入110期间，第一导电性的掺杂剂可以被掺入到具有第二导电类型的至少一个边缘掺杂区域中。
具有第二导电类型的至少一个边缘掺杂区域的(平均)掺杂浓度可以至少是1*1017掺杂剂/cm3(或者例如在1*1017掺杂剂/cm3和1*1020掺杂剂/cm3之间，或者例如在1*1017掺杂剂/cm3和1*1019掺杂剂/cm3之间)。例如，具有第二导电类型的至少一个边缘掺杂区域的平均掺杂浓度可以是在具有第二导电类型的至少一个边缘掺杂区域上平均的测得的每体积的掺杂剂数量。
掩模结构可以掩蔽向具有第一导电类型的至少一个边缘掺杂区域中掺入110第一导电类型的掺杂剂，至少一个边缘掺杂区域从半导体衬底的表面延伸到至少附近本体区域部分的深度。
可选地，可以在半导体衬底的第一横向表面处通过硅的局部氧化(LOCOS)工艺来形成掩模结构。例如，掩模结构可以包括(或者可以是)绝缘(或者电介质)层结构(例如LOCOS结构)。例如，电介质层结构(或者LOCOS)掩模结构可以在掺入110第一导电类型的掺杂剂之后保留在半导体衬底的表面处(或表面上)，并且可以保留为最终形成的半导体器件的一部分。
作为经由场氧化物掩蔽n毯式注入的备选，可以使用附加的光敏层(或者掩模)。例如可选地，掩模结构可以是在半导体衬底的第一横向表面处形成的光刻掩模结构。例如，在掺入110第一导电类型的掺杂剂之后，可以从半导体衬底去除光刻掩模结构。
方法100还包括在半导体衬底中形成120第二导电类型(或具有第二导电类型)的本体区域。例如，可以在将第一导电类型的掺杂剂掺入110到半导体衬底的附近本体区域部分中之后形成120本体区域。晶体管结构的本体区域的形成120可以包括将第二导电类型的掺杂剂掺入到半导体衬底中。例如，在与本体区域的最大深度相等的深度处的基础掺杂的掺杂浓度低于半导体衬底的基础掺杂的最大掺杂浓度的80％(或者低于其60％，或者低于其40％)。基础掺杂的最大掺杂浓度(包括该最大掺杂浓度的半导体衬底的部分)可以被定位在大于20μm(或者大于30μm)和/或小于80μm(或者小于60μm)的深度处。
方法100还可以包括可选地在形成120本体区域之后，形成晶体管结构的源极区域。例如，晶体管结构的源极区域可以具有第一导电类型。源极区域可以通过将第一导电类型的掺杂剂掺入到半导体衬底中来形成。
方法100还可以包括：激活掺入110的第一导电类型的掺杂剂，以形成半导体衬底的附近本体区域部分；以及激活掺入120的第二导电类型的掺杂剂以形成本体区域。方法100还可以包括激活掺入的第一导电类型的掺杂剂，以形成晶体管结构的源极区域。可选地，掺入的第一导电类型的掺杂剂以及掺入的第二导电类型的掺杂剂的激活可以在相同或不同退火工艺中通过热退火来执行。
在掺杂剂激活(通过退火)之后，附近本体区域部分可以从半导体衬底的第一横向表面大体上竖直延伸到至少2μm(或者例如在2μm和9μm之间，或者例如在5μm和7μm之间)的深度。
在掺杂剂激活(通过退火)之后，本体区域可以被定位成与半导体衬底的附近本体区域部分相邻。例如，本体区域可以从半导体衬底的第一横向表面大体上竖直延伸到至少2μm(或者例如在2μm和4μm之间，或者例如在2μm和3μm之间)的深度。
将第一导电类型的掺杂剂掺入110到半导体衬底的附近本体区域部分中(以及通过退火的掺杂剂激活)可以在距离晶体管结构的本体区域和漂移区域之间的p-n结至少1μm(或者例如在1μm和3μm之间，或者例如在1μm和2μm之间)的深度内增加半导体衬底的基础掺杂。
例如，在掺杂剂激活(通过退火)之后，晶体管结构的本体区域可以比源极区域更深地定位在半导体衬底中。本体区域可以被定位成与晶体管结构的源极区域(例如在源极区域的竖直下方)相邻。
例如，晶体管结构可以是金属氧化物半导体场效应晶体管(MOSFET)单元或者绝缘栅双极型晶体管(IGBT)单元。例如，每个晶体管结构可以包括：具有第一导电类型(例如n+掺杂)的源极区域，具有第二导电类型的本体区域(例如p掺杂)，具有第一导电类型(例如n掺杂)的附近本体区域，以及具有第一导电类型(例如n掺杂)的漂移区域。本体区域、源极区域、附近本体区域和/或漂移区域可以与栅极沟槽结构相邻地被定位在栅极沟槽结构的侧壁(例如第一侧壁)处。
通过方法100形成的晶体管结构的源极区域可以具有大于1*1018掺杂剂/cm3(或者例如在1*1018掺杂剂/cm3和5*1019掺杂剂/cm3之间)的平均掺杂浓度。例如，平均掺杂浓度可以是在晶体管结构的源极区域的兴趣区域上平均的测得的每体积的掺杂剂数量。
晶体管结构的本体区域可以具有在5*1016掺杂剂/cm3和1*1019掺杂剂/cm3之间(或者例如在2*1017掺杂剂/cm3和1*1018掺杂剂/cm3之间)的平均掺杂浓度。例如，平均掺杂浓度可以是在晶体管结构的本体区域的兴趣区域上平均的测得的每体积的掺杂剂数量。
晶体管结构的漂移区域可以具有与半导体衬底相同的基础掺杂(或体掺杂)。例如，晶体管结构的漂移区域可以在半导体衬底的形成(例如生长)期间形成，或者在半导体衬底中形成任何结或掺杂区域之前在体半导体衬底的掺杂期间形成。
半导体器件的晶体管结构可以是通过方法100形成的半导体器件的多个晶体管结构之一。
在晶体管结构是MOSFET结构的情况下，晶体管结构的漂移区域可以被定位在晶体管结构的本体区域和晶体管结构的漏极区域之间，晶体管结构的漏极区域被定位在半导体衬底的第二横向表面(例如后表面)处。例如，晶体管结构的漏极区域可以具有第一导电类型(例如n+掺杂)。
在晶体管结构是IGBT结构的情况下，晶体管结构的漂移区域可以定位在晶体管结构的本体区域和晶体管结构的集电极区域之间，晶体管结构的集电极区域被定位在半导体衬底的第二横向表面(例如后表面)处。晶体管结构的集电极区域可以具有第二导电类型(例如p+掺杂)。可选地，具有第一导电类型(例如n+掺杂)的高掺杂场停止区域可以形成在晶体管结构的漂移区域和集电极区域之间。可选地，高掺杂场停止区域可以形成在漂移区域的附近本体区域部分和晶体管结构的集电极区域之间。可选地，例如，场停止区域可以在形成晶体管结构的附近本体区域之后(例如，在形成源极区域、本体区域和附近本体区域之后)形成。
例如，方法100还可以包括在将第一导电类型的掺杂剂掺入110到半导体衬底的附近本体区域部分中之前(例如，在形成附近本体区域、本体区域和源极区域之前)，形成晶体管结构的至少一个栅极沟槽结构(例如一个或多个栅极沟槽结构，或者例如多个栅极沟槽结构)。多个栅极沟槽结构可以在第一横向方向上彼此横向隔开。晶体管结构的栅极沟槽结构可以从半导体衬底的第一横向表面(例如前表面)大体上竖直延伸到半导体衬底中。晶体管结构的栅极沟槽结构(或者每个栅极沟槽结构)可以包括栅极氧化物层，栅极氧化物层被布置在延伸到半导体衬底中的大体上竖直的栅极沟槽的侧壁上(例如，在第一侧壁上并且在第二侧壁上)以及底部处。例如，栅极沟槽结构的栅极氧化物层可以具有小于150nm的最大厚度和大于10nm的最小厚度。
栅极氧化物层和掩模结构(例如LOCOS结构)可以在半导体衬底处沉积导电的栅极电极材料(例如多晶硅，或者例如还被称为栅极多晶硅)之前形成。栅极电极材料的至少一部分可以沉积在栅极沟槽中(例如，至少部分地填充栅极沟槽)，以形成栅极沟槽结构的栅极电极。附加地，栅极电极材料的至少一部分可以沉积在掩模结构上(例如直接在掩模结构上)，以形成位于掩模结构上(例如直接在掩模结构上，或者例如覆盖掩模结构)的栅极电极材料层。
方法100还可以包括在形成至少一个栅极沟槽结构之前(例如，在刻蚀竖直栅极沟槽之前)，在半导体衬底中形成具有第二导电类型的至少一个浮置掺杂区域(例如一个或多个浮置掺杂区域，或者例如多个浮置掺杂区域)。例如，至少一个浮置掺杂区域(例如还被称为p型浮置区域)可以被定位在半导体衬底的有源单元区中。例如，浮置掺杂区域(或者每个浮置掺杂区域)可以从半导体衬底的第一横向表面大体上竖直延伸到半导体衬底中，达至少7μm的平均深度(或者例如在7μm和10μm之间，或者例如在8μm和9μm之间)。浮置掺杂区域的至少一部分可以被定位在相邻的(或者横向隔开的连续的)栅极沟槽结构之间。例如，浮置掺杂区域可以横向延伸在第一栅极沟槽结构的侧壁和第二栅极沟槽结构的侧壁之间。浮置掺杂区域可以被定位成与每个栅极沟槽结构的底部相邻。例如，浮置掺杂区域的至少一部分可以从栅极沟槽结构的第二侧壁朝向同一栅极沟槽结构的第一侧壁延伸。
至少一个浮置掺杂区域可以具有在1*1016掺杂剂/cm3和1*1018掺杂剂/cm3之间(或者例如在1*1016掺杂剂/cm3和1*1017掺杂剂/cm3之间)的平均掺杂浓度。例如，至少一个浮置掺杂区域的平均基础掺杂浓度可以是在至少一个浮置掺杂区域上平均的测得的每体积的掺杂剂数量。
方法100还可以包括在掺入110第一导电类型的掺杂剂之后形成电极结构和/或绝缘层结构。在掩模结构是LOCOS结构的情况下，不从半导体衬底的表面去除掩模结构。因而，在掺入110第一导电类型的掺杂剂之后，可以在掩模结构的至少一部分上形成电极结构和/或绝缘层结构。
第一绝缘层结构(例如氧化物层，或者例如二氧化硅层)可以形成在位于掩模结构上的栅极电极材料层上(或者例如直接在栅极电极材料层上)。第一绝缘层结构可以使栅极沟槽结构(例如栅极电极和/或栅极电极材料层)与半导体衬底上形成的其它电极结构电绝缘。
电极结构(例如源极电极结构，或者例如源极金属)可以形成在第一绝缘层结构上(例如直接在第一绝缘层结构上)。例如，电极结构的至少一部分可以被定位成与晶体管结构的源极区域和本体区域直接相邻。
第二绝缘层结构(例如聚酰亚胺层)可以形成在电极结构上(例如直接在电极结构上)。
可选地，方法100还可以包括在半导体衬底的边缘区域中形成包括第二导电类型的横向变化的掺杂区域。可选地，在形成横向变化的掺杂区域之前或之后，在同一掺入工艺期间，第一导电类型的掺杂剂可以被掺入到半导体衬底的附近本体区域部分中、以及位于横向变化的掺杂区域与半导体衬底的表面之间的半导体衬底的至少表面部分中。
包括第一导电类型的区域可以是n掺杂区域(例如，通过掺入氮N离子、磷P离子、锑Sb离子或砷As离子造成的)或者p掺杂区域(例如，通过掺入铝Al离子、镓Ga离子或硼B离子造成的)。因此，第二导电类型指示相反的p掺杂区域或n掺杂区域。换言之，第一导电类型可以指示n掺杂并且第二导电类型可以指示p掺杂，或者反之亦然。
半导体衬底的第一横向表面或前表面可以是半导体衬底的朝向衬底表面的顶部上的金属层、绝缘层和/或钝化层，或者这些层中的一个层的表面。例如，可以从半导体衬底的前表面测量深度。例如，半导体衬底前侧可以是形成芯片的有源元件的侧。例如，在功率半导体芯片中，芯片前侧可以是芯片的形成源极区域和栅极区域的侧，并且芯片后侧可以是芯片的形成漏极区域的侧。例如，与芯片后侧处相比，可以将更复杂的结构定位在芯片前侧处。
半导体衬底的横向表面可以是大体上平坦的平面(例如，忽略由于制造工艺和沟槽而导致的半导体结构的不平坦)。例如，半导体衬底的横向表面的横向尺寸可以比主表面上的结构的最大高度大多于100倍(或者多于1000倍，或者多于10000倍)。与半导体衬底的基本上竖直的边缘(例如，通过将芯片的衬底与其它衬底分离而产生的)相比较，横向表面可以是横向延伸的基本上水平的表面。例如，半导体衬底的横向表面的横向尺寸可以比半导体衬底103的基本上竖直的边缘大多于100倍(或者多于1000倍，或者多于10000倍)。
例如，第一横向方向可以是与半导体衬底的横向表面大体上平行的方向。例如，第二横向方向可以是与半导体衬底的横向表面大体上平行并且与第一横向方向正交(或者垂直)的方向。例如，竖直方向可以是与半导体衬底的横向表面正交(或者垂直)的方向。
例如，通过方法100形成的半导体器件可以是功率半导体器件，其具有大于10V(例如10V、20V或50V的击穿电压)、大于100V(例如200V、300V、400V或500V的击穿电压)、或者大于500V(例如600V、700V、800V或1000V的击穿电压)、或者大于1000V(例如1200V、1500V、1700V、2000V、3300V或6500V的击穿电压)的击穿电压或阻断电压。
半导体衬底可以是基于硅的半导体衬底。例如，半导体衬底可以是宽带隙半导体衬底，其具有比硅的带隙(1.1eV)大的带隙。例如，半导体衬底可以是基于碳化硅(SiC)的半导体衬底，或者基于砷化镓(GaAs)的半导体衬底，或者基于氮化镓(GaN)的半导体衬底。
在方法100中，半导体衬底可以通过FZ或CZ工艺形成。在材料质量方面，无坩埚的区生长的工艺优于坩埚提拉的工艺(例如CZ工艺)。例如，这涉及源于坩埚环境的氧污染。利用所谓的磁性直拉材料(MCZ)，通过在提拉工艺期间应用磁场，可以显著降低氧掺入，并且因而可以抑制氧沉淀物的形成。
然而，例如，与FZ材料相比较，MCZ-Si示出显著更高的间隙氧[Oi]浓度。虽然FZ-Si的典型值低于1·1016每cm3，但它们对于目前可得的MCZ材料而言大2倍，目前可得的MCZ材料的典型值的范围在1·1017每cm3和1·1018每cm3之间。例如，间隙氧倾向于形成影响掺杂比的复合物。特别地，与点缺陷(Si自间隙或者空位)的相互作用可以导致所谓的热施主的形成。此外，可以形成不想要的掺杂或复合中心(其可能难以控制)，这在工艺控制期间产生。例如，这可以包括：针对p发射极，与作为掺杂剂的硼的反应；或者与用于产生n掺杂的质子辐射的反应。
因此，例如，浮区(FZ)材料用于制造高性能器件。例如，针对Si功率部件，通常可以使用n掺杂浮区FZ基础材料，其中在提拉工艺期间添加磷作为掺杂剂，以设置所要求的电阻率。备选地，针对电阻率非常高的基础材料，可以执行中子辐射，其中经由核心反应，硅通过中子嬗变掺杂(NTD)被转换成磷。例如，由于中子的小捕获截面，中子产生经由Si棒的非常均匀的掺杂。因而，可能显著降低径向电阻波动，这使得材料成为用于在高电压范围中使用的理想解决方案。
特别地将FZ材料用于从例如400V至1200V的较低电压范围中的IGBT和二极管的成批生产是相对昂贵的，并且它还限制超过例如8英寸的盘尺寸的使用。相比之下，可以在显著较便宜的费用下制造的坩埚提拉的直拉(CZ)材料或MCZ材料已经可用于高达12英寸的晶片直径的成批生产。然而，与FZ材料相比较，起始材料由于硅的高反应性而示出显著更高比例的氧。利用所谓的磁性直拉材料(MCZ)，通过在提拉工艺期间应用磁场，显著降低了氧掺入，由此材料变得可用于制造功率部件。
与针对FZ Si的小于或等于1*1016cm-3相比较，在MCZ提拉工艺中，间隙氧[Oi]的浓度近似小于或等于3*1017cm-3。重要的是，避免氧与用于设置漂移区中的电阻率的掺杂剂的任何相互作用。例如，可以用于制造太阳能电池的基础CZ材料的硼掺杂导致由于B-O复合物的形成而引起的载流子寿命的劣化。相比之下，例如，利用磷对基础材料的n掺杂(其通常用于功率部件)因为未形成P-O复合物而不存在问题。
然而，例如，要求起始材料的掺杂剂浓度的相对窄的容差，以在功率部件中使用。由于制造工艺，由于因液相中的电流造成的径向掺杂剂波动(条纹)以及因熔化的掺杂剂的偏析而导致的经由棒的变化，针对MCZ材料，电阻率的变化大于或等于15％。相比之下，用作标准的FZ材料的常用规范仅允许典型±10％的分散，其中例如依赖于用于相应芯片类型的数据表值的规范，容差限制可以在8％和12％之间的变化。
方法100可选地可以包括使用特殊扩散工艺，来设置电阻率非常高的拉制Si材料的基础掺杂，以使容差变窄。例如，这里可以使用诸如硫、硒或碲之类的硫属化合物(其是周期表的第6主族的一部分)。它们充当双施主，并且具有与诸如磷P、砷As或锑Sb之类的第5主族的元素相比较更高的扩散常数，使得例如针对在900℃和1100℃之间的工艺温度，已经可以实现高的穿透深度。例如，针对IGBT和二极管，因此可以成批地执行用于制造后侧场停止区的Se注入和扩散，以用于诸如IGBT和功率二极管之类的高电压部件。在Se掺杂的情况下，已经观察到不与间隙氧相互作用(例如，未形成干扰Se-O复合物)，这可以是有利的。在这方面，制造工艺(例如IGBT)是基于电阻率非常高的本征或仅弱n预掺杂的MCZ晶片，其中例如对应的Se剂量使用离子注入来注入。这之后可以是磷沉积(例如，使用PH3或POCl3工艺)，这产生高的磷边缘浓度。这里并且如果必要的话，在随后的驱入(drive-in)步骤中，通过从磷边缘层注入Si自间隙来加速Se扩散。
例如，方法100可以用于形成包括1200V IGBT的半导体器件，其包括作为IGBT半导体器件的特征的沟槽单元。可以获得来自晶片的电气结果，其中基础掺杂通过Se深扩散来建立。例如，起始材料可以是具有大于1000Ωcm的电阻率的高电阻率的MCZ-Si。例如，在这一材料中可以注入4*1014掺杂剂/cm2的Se剂量，随后是以1000℃持续大约4小时的PH3沉积，之后是以1100℃且持续2小时的惰性气氛中的驱入步骤。Se剂量可以在这里被激活作为基础掺杂，例如该基础掺杂对应于PROD器件中的近似69Ωcm的掺杂水平。
图1B示出晶体管结构的本体区域的净掺杂浓度(掺杂剂/cm3)151相对于深度(μm)152的图示150。例如，图1B示出与具有恒定基础掺杂的产品基准154相比较，包括Se基础掺杂153的IGBT的p本体区域中的掺杂分布。
例如，线153示出半导体衬底的掺杂浓度的弯曲掺杂分布(例如在去除高掺杂的磷边缘层之后)。例如，线154示出生产的部件的恒定基础掺杂，而不具有弯曲掺杂分布。
在去除高掺杂的磷边缘层之后，可以在FEOL工艺块中创建单元结构。其中所包括的高温步骤可以产生硒的进一步扩散，并且因而产生浓度梯度的平坦化。连同到高掺杂的磷边缘层中的偏析和/或FEOL块期间的外扩散一起，可以产生Se基础掺杂的弯曲浓度分布153，包括朝向表面和深度处的掺杂浓度的下降。因而，在基础掺杂中的一致剂量下，与具有恒定基础掺杂的生产的部件154中的掺杂水平相比较，掺杂将在中心较高并且在表面和深度处较低。
朝向后侧，通过在BEOL块中的背部减薄之后使用质子辐射的场停止注入，可以部分地补偿下降。
例如，掺杂分布153图示了竖直延伸到漂移区域的附近本体区域部分的本体区域的掺杂(例如，详细示出在图1E中)，其中pn结在本体区域和漂移区域的附近本体区域部分之间。漂移区域可以包括第一导电类型，并且本体区域包括第二导电类型。在附近本体区域部分和场停止掺杂区域(或者后侧漏极或集电极掺杂区域)之间的漂移区域的掺杂可以包括从附近本体区域部分向包括最大掺杂浓度的漂移区域的部分增加、并且从包括最大掺杂浓度的漂移区域的部分向场停止掺杂区域(或者后侧漏极或集电极掺杂区域)减少的弯曲分布。例如，在10μm(或8μm或12μm)的深度处的漂移区域内的第一导电类型的掺杂剂的掺杂浓度可以低于在附近本体区域部分和场停止掺杂区域(或者后侧漏极或集电极掺杂区域)之间的漂移区域的(局部)最大掺杂浓度的80％(或低于60％，或低于40％)。在附近本体区域部分和场停止掺杂区域(或者后侧漏极或集电极掺杂区域)之间的漂移区域的弯曲掺杂分布可以由半导体衬底的基础掺杂的弯曲分布造成。漂移区域的(局部)最大掺杂浓度(在场停止掺杂部分外)可以位于大于20μm(或大于30μm)和/或小于80μm(或小于60μm)的深度处。漂移区域可以包括竖直定位在附近本体区域部分的最大净掺杂浓度和漂移区域的最大(局部)掺杂浓度之间的第一导电类型的掺杂剂的掺杂浓度的局部最小值。第一导电类型的掺杂剂的掺杂浓度的局部最小值可以低于漂移区域的最大(局部)掺杂浓度的80％(或低于60％，或低于40％)。例如，在10μm的深度处的漂移区域内的第一导电类型的掺杂剂的掺杂浓度，或者竖直定位在附近本体区域部分的最大净掺杂浓度和位于大于20μm(或大于40μm)且小于80μm(或小于60μm)的深度处的漂移区域的部分的最大掺杂浓度之间的第一导电类型的掺杂剂的掺杂浓度的局部最小值，可以低于位于大于20μm且小于80μm的深度处的漂移区域的部分的最大掺杂浓度的80％(或低于60％，或低于40％)。
在许多方面，弯曲掺杂分布不干扰功率部件的性能，并且相反，甚至可以用于改善开关特性或宇宙辐射电阻。然而，例如，在p本体区域下方太低的掺杂导致具有沟槽单元的IGBT(例如IGBT和随后的生成物)中的接通行为的劣化。
可以理解的是，尽管本文中描述的示例已经关于由硒掺杂造成的弯曲掺杂分布来使用，但是当使用用于设置(半导体衬底的)基础掺杂的其它方法时也可以应用示例。例如，质子辐射可以被视为用于生成弯曲掺杂分布的基础。此外，可以使用外延方法或者还有均匀掺杂的起始材料，以便受益于较低的接通电阻和有源芯片区域的增加，同时保持相同的阻断能力。
图1C示出了具有恒定的基础掺杂的半导体衬底的附近本体区域部分的掺杂浓度(掺杂剂/cm3)161相对于深度(μm)162的图示160。
线163示出了在掺入110第一导电类型的掺杂剂之前，半导体衬底的第一导电类型的基础掺杂的掺杂分布。如线163所示，例如，基础掺杂可以在半导体衬底的表面处以及在半导体衬底中更深处具有平坦或恒定的掺杂。
线164示出了掺入110到半导体衬底的附近本体区域部分中的第一导电类型的掺杂剂(例如，n毯式)的浓度的掺杂分布。
线165示出了在掺入110(和/或激活)第一导电性(例如，基础掺杂和n毯式掺杂之和)的掺杂剂之后，半导体衬底的附近本体区域部分的掺杂分布。
图1D示出了具有弯曲基础掺杂的半导体衬底的附近本体区域部分的掺杂浓度(掺杂剂/cm3)171相对于深度(μm)172的图示170。
线173示出了在掺入110第一导电类型的掺杂剂之前，半导体衬底的第一导电类型的基础掺杂的掺杂分布。如线173所示，例如，基础掺杂可以在半导体衬底的表面处具有弯曲掺杂。例如，朝向半导体衬底的表面存在掺杂浓度的下降或降低。
线174示出了掺入110到半导体衬底的附近本体区域部分中的第一导电类型的掺杂剂(例如，n毯式)的浓度的掺杂分布。
线175示出了在掺入110(和/或激活)第一导电性(例如，基础掺杂和n毯式掺杂之和)的掺杂剂之后，半导体衬底的附近本体区域部分的掺杂分布。
方法100可以使用将第一导电类型的掺杂剂掺入110到半导体衬底的附近本体区域部分中，来防止或避免在本体区下方掺杂太低。因此，通过方法100形成的半导体器件可以避免晶体管结构的接通行为的劣化。
为了改善IGBT(例如，具有Se基础掺杂)的接通行为，使用磷沉积和小剂量的若干1011掺杂剂/cm2(例如，范围在1*1011掺杂剂/cm2和1*1012掺杂剂/cm2之间)的未掩蔽的n毯式注入(掺入110第一导电类型的掺杂剂)可以在PH3沉积和可选的驱入步骤之后并且在FEOL工艺开始之前进行。因此，n掺杂浓度在p本体区域和p浮置区域之间被升高，随着剂量增加，这导致正向电压V_CES伴随改进的接通行为的逐渐改善的下降。在FEOL工艺中的后续热预算中，这可以导致例如约6μm的扩散深度和约1*1015掺杂剂/cm3的边缘浓度。因此，扩散深度大致对应于沟槽深度，并且因此可以确保在p本体区域下方的基础掺杂的期望的增加，并且可以避免ICON1测试失效的积累(如结合图3A至图4B所描述的)。例如，在CMP步骤中去除磷掺杂边缘层之后，可以执行可选的n毯式注入，随后是用于IGBT制造的实际FEOL块。该块可以包括以下高温步骤：场氧化(LOCOS)、沟槽蚀刻后的牺牲氧化、栅极氧化、本体扩散、源极/p+退火和/或BPSG退火。在这些炉工艺期间，由n毯式注入导致的磷可以被驱动直到大约6μm的深度。
第一导电类型的掺杂剂的掺入110可以导致晶片中的p本体区域下面的沟槽IGBT中的近表面掺杂浓度的局部增加，该晶片具有由Se深扩散导致的基础掺杂的弯曲的浓度分布。方法100可以实现IGBT的改进的接通行为和改进的正向压降V_CES。
然而，在一些情况下，提高边缘末端中的近表面掺杂浓度可能具有不利影响。例如，在可以与1200V IGBT器件一起使用的场板场环边缘末端(FPFR)的情况下，如果n毯式剂量达到去除ICON1失效所期望的值，则观察到阻断电压的减小。因此，场环之间的轻掺杂区域可以使用掩模结构掩蔽。在合适的设计中，如果例如在LOCOS生长之前但紧接在LOCOS生长之后不执行n毯式注入，则这可以经由场氧化物来实现。因此，磷的向内扩散的热预算不会显著降低。为此，可以在FEOL工艺块中以如下剂量范围(例如，在1*1011掺杂剂/cm2和1*1012掺杂剂/cm2之间)进行掩蔽n注入(而不是未掩蔽注入)，该剂量范围至少省略了边缘末端中的低剂量区。关于这一点，IGBT工艺序列可以使得能够使用场氧化物作为注入掩模，使得例如不需要附加的光敏层(或光掩模)。
在掺入110第一导电类型的掺杂剂期间，掩模结构与具有第一导电类型的边缘掺杂区域相邻(例如，由此掩模结构将第一导电类型的掺杂剂的掺入110掩蔽到具有第一导电类型的边缘掺杂区域中)，与全区n毯式注入相比，边缘区域的至少一部分(例如，FPFR边缘末端中的低掺杂区域)被掩蔽或省略。在p浮置注入中生成的场环之间的低n掺杂区域(例如，第一导电类型的边缘掺杂区域)可以被场氧化物(例如，掩模结构)覆盖。因此，具有第一导电类型的边缘掺杂区域可以甚至在第一导电类型的掺杂剂的掺入110之后，保持基础掺杂分布(如线163和线173所示)。
首先，朝向单元场，这仍然连续地跨越p环发生(如图4所示)。例如，在边缘区域的过渡部分中，掩模结构可以位于p浮置区域上(或例如掩蔽、或例如覆盖p浮置区域)，p浮置区域位于边缘区域的过渡部分中。然而，在浮置场板连接到的更多外部环中(例如，在边缘区域的边缘末端部分或FPFR部分中)，场氧化物(掩模结构)例如可以被中断，但是仅在p环的中心区域中。如果现在在FEOL块开始时、但在场氧化之后(例如，在形成掩模结构之后)不再执行n毯式注入，则通常1300nm厚的LOCOS氧化物例如能够防止在这些区域中发生磷注入。
在第一导电类型的掺杂剂的掺入110期间，在没有与具有第一导电类型的边缘掺杂区域相邻定位的掩模结构的情况下(例如，在不存在位于边缘区域处的掩模结构的情况下)，在场环之间的n毯式注入可以被完全激活，即使在场板场环FPFR边缘末端可以位于的边缘末端的区域中。在例如被设计用于1200V的阻断电压的生产的部件(PROD基准)的情况下，可以使用通常为6*1013掺杂剂/cm3的施主浓度来均匀地掺杂Si基础材料。由于在表面处的场环之间的区域中的n毯式注入，该掺杂水平增加。因此，局部增加的基础掺杂有效地存在于边缘末端中，这可以直接导致例如阻断电压的降低。
结合上文或下文描述的实施例提及更多细节和方面。图1B至图1D示出的实施例可以各自包括一个或多个可选的附加特征，一个或多个可选的附加特征对应于结合所提出的概念或上文(例如，图1A)或下文(图1E至图6)描述的一个或多个实施例提及的一个或多个方面。
图1E示出了在掺入第一导电类型的掺杂剂之后，晶体管结构的本体区域和漂移区域的净掺杂浓度(掺杂剂/cm3)181相对于深度(μm)182的图示180。图1E示出了例如以6*1011掺杂剂/cm2的剂量在场氧化之前和/或之后的n毯式注入中的掺杂分布(沿图3A所示的L2)。下面描述的实验结果来自3个实验组，这些实验组基于关于n毯式注入剂量的拆分。
线183示出了未进行注入的第一组的掺杂分布(例如，PROD的基础掺杂水平)。
线184示出了第二组的掺杂分布，其中在FEOL块之前注入3*1011cm-2和/或6*1011cm-2的剂量(例如，具有FEOX热预算)。
线185示出了第三组的掺杂分布，其中在FEOL块之后注入3*1011cm-2和/或6*1011cm-2的剂量(例如，没有FEOX热预算)。
即使通过在场氧化之后(例如，在形成掩模结构之后)转移到工艺块的n毯式注入来减弱扩散分布，这对最终掺杂分布没有显著影响，并且还可以通过轻微剂量调整来修正。然而，在其中场氧化物被中断以随后接触场板的浮置p环的区域中，相对低的剂量没有不利影响，因为这里出现与单元场中的p浮置区域中的条件相同的条件，并且n毯式注入被p环完全吸收。因此，其不再能进入周围的n型区域。
由于n掺杂在p浮置区域中不具有(或具有很少)影响，所以可以在没有任何不期望的副作用的情况下，例如经由边缘区域中的场氧化物进行n毯式注入的掩蔽。(图4A示出了例如连接到单元场的场板/场环边缘末端的截面)。
由于本体区域中的相当高的掺杂浓度，n毯式注入被过度补偿，并且例如根据需要仅在结深度方面和在其下方的弱n掺杂区域中具有影响。在p浮置区域中，其对掺杂比具有最小影响或没有影响，因为p掺杂的浓度和穿透深度都显著大。
在BEOL块中，方法100可以进一步包括将晶片减薄到最终厚度(例如，在100μm和300μm之间，或例如120μm)。随后，可以通过硼注入形成或掺入集电极区，并且可以通过多质子注入形成或掺入场停止区，并且在400℃的回火步骤中激活场停止区。芯片的尺寸可以为大约1cm2，并且有源区部分可以例如为76mm2。芯片可以例如针对100A的标称电流来确定尺寸。
结合上文或下文描述的实施例提及更多细节和方面。图1E所示的实施例可以包括一个或多个可选的附加特征，一个或多个可选的附加特征对应于结合所提出的概念或上文(例如，图1A至图1D)或下文(图2至图6)所描述的一个或多个实施例所提及的一个或多个方面。
图2示出了半导体器件200的示意图。
半导体器件200包括位于半导体衬底207处的晶体管结构的漂移区域202的附近本体区域部分201。附近本体区域部分201位于p-n结203的1μm内，该pn结203位于晶体管结构的本体区域204和晶体管结构的漂移区域202之间。附近本体区域部分201的平均掺杂浓度大于5*1014掺杂剂/cm3。
半导体器件200还包括位于半导体衬底207的边缘区域处的半导体衬底207的表面206上的绝缘结构205。在半导体衬底中与附近本体区域部分201处于相同竖直深度处的半导体衬底207的至少一部分的平均掺杂浓度小于1*1014掺杂剂/cm3。
由于附近本体区域部分201的平均掺杂浓度大于5*1014掺杂剂/cm3，所以可以避免附近本体区域的掺杂浓度太低以及避免导致晶体管结构的接通行为的劣化。因此，可以实现晶体管结构的改进的接通行为和改善的晶体管结构的正向电压的下降。由于半导体器件200还包括在半导体衬底207的边缘区域处位于半导体衬底207的表面206上的绝缘结构205，因此可以防止或减少边缘区域的掺杂浓度的局部增加(例如，边缘区域的基础掺杂的增加)，并且因此可以防止或减少晶体管结构的阻断电压的降低。
漂移区域的附近本体区域部分201位于晶体管结构的本体区域204和晶体管结构的漂移区域202之间的p-n结203的1μm内(或例如在1μm与3μm之间，或例如在1μm与2μm之间)。
晶体管结构的漂移区域202可以位于半导体衬底207中。晶体管结构的漂移区域可以例如位于晶体管结构的本体区域和晶体管结构的漏极区域之间，晶体管结构的漏极区域位于半导体衬底207的第二横向表面处。
附近本体区域部分201的平均掺杂浓度大于5*1014掺杂剂/cm3(或例如在1*1014掺杂剂/cm3和1*1016掺杂剂/cm3之间，或例如在5*1014掺杂剂/cm3和5*1016掺杂剂/cm3之间，或例如1*1015掺杂剂/cm3)。
位于半导体衬底207的边缘区域处的半导体衬底207的表面206上的绝缘(或电介质)结构205可以是例如二氧化硅绝缘层结构(或LOCOS结构)。可选地或备选地，绝缘结构205可以是类金刚石碳(DLC)层结构。可选地或附加地，绝缘结构205可以是电介质层结构(例如，包括有机或无机层)
在半导体衬底中与附近本体区域部分201处于相同的竖直深度处的半导体衬底207的至少一部分(例如，具有第一导电类型的半导体衬底的边缘掺杂部分)的平均掺杂浓度小于1*1014掺杂剂/cm3(或例如小于1*1013掺杂剂/cm3)。例如，半导体衬底207的与绝缘结构205竖直相邻的部分的平均掺杂浓度可以小于1*1014掺杂剂/cm3。
可选地，半导体200还可以包括横向变化的掺杂区域，横向变化的掺杂区域包括第二导电类型，位于半导体衬底的边缘区域中。半导体器件200还可以包括半导体衬底的表面部分，半导体衬底的表面部分包括第一导电类型，位于半导体衬底的表面和横向变化的掺杂区域之间。
漂移区域可以包括第一导电类型，并且本体区域包括第二导电类型。在附近本体区域部分和场停止掺杂区域(或背侧漏极或集电极掺杂区域)之间的漂移区域的掺杂可以包括从附近本体区域部分向漂移区域的一部分(漂移区域的该部分包括最大掺杂浓度)增加的、以及从包括最大掺杂浓度的漂移区域的该部分到场停止掺杂区域(或背侧漏极或集电极掺杂区域)减少的弯曲分布。例如，在深度为10μm(或8μm或12μm)的漂移区域内的第一导电类型的掺杂剂的掺杂浓度可以低于附近本体区域部分和场停止掺杂区域(或背侧漏极或集电极掺杂区域)之间的漂移区域的(局部)最大掺杂浓度的80％(或低于60％或低于40％)。在附近本体区域部分和场停止掺杂区域(或背侧漏极或集电极掺杂区域)之间的漂移区域的弯曲掺杂分布可以由半导体衬底的基础掺杂的弯曲分布引起。漂移区域(场停止掺杂部分外部)的(局部)最大掺杂浓度可以位于大于20μm(或大于30μm)和/或小于80μm(或小于60μm)的深度处。漂移区域可以包括竖直定位在附近本体区域部分的最大净掺杂浓度和漂移区域的最大(局部)掺杂浓度之间的第一导电类型的掺杂剂的掺杂浓度的局部最小值。第一导电类型的掺杂剂的掺杂浓度的局部最小值可以低于漂移区域的最大(局部)掺杂浓度的80％(或低于60％或低于40％)。例如，在深度为10μm处的漂移区域内的第一导电类型的掺杂剂的掺杂浓度、或者竖直定位在附近本体区域部分的最大净掺杂浓度与位于大于20μm(或大于40μm)且小于80μm(或小于60μm)深度处的漂移区域的部分的最大掺杂浓度之间的第一导电类型的掺杂剂的掺杂浓度的局部最小值，可以低于位于大于20μm且小于80μm深度处的漂移区域的该部分的最大掺杂浓度的80％(或低于60％或低于40％)。
半导体器件200可以通过结合图1A和图1B描述的方法形成(或制造)。半导体器件200还可以例如包括结合图1A和图1B描述的半导体器件的特征中的一个或多个或全部。
结合上文或下文描述的实施例提及更多细节和方面。图2所示的实施例可以包括一个或多个可选的附加特征，一个或多个可选的附加特征对应于结合所提出的概念或上文(例如，图1A至图1D)或下文(图3A至图6)所描述的一个或多个实施例所提及的一个或多个方面。
图3A示出了半导体器件300的示意图。例如，图3A示出了IGBT晶体管结构(例如，IGBT单元)的截面。
半导体器件300可以通过结合图1A至图1D所描述的方法形成(或制造)。半导体器件300还可以包括例如结合图1A至图2描述的半导体器件的特征的一个或多个或全部。
半导体器件300可以包括至少一个晶体管结构。晶体管结构的源极区域308、晶体管结构的本体区域204、晶体管结构的附近本体区域部分以及漂移区域202可以位于栅极沟槽结构309的第一侧壁311附近。例如，如结合图1A至图2所描述的，漂移区域的附近本体区域部分可以与本体区域204相邻形成。
半导体器件300可以包括位于相邻(或连续)栅极沟槽结构309之间的浮置掺杂区域312(例如，p浮置区域)。例如，浮置掺杂区域312可以从半导体衬底207的第一横向表面206竖直延伸到半导体衬底207中。附加地或可选地，浮置掺杂区域312可以在第一栅极沟槽结构309的侧壁和第二栅极沟槽结构309的侧壁之间横向延伸。附加地或可选地，浮置掺杂区域312的至少一部分可以被定位成与每个栅极沟槽结构309的底部相邻。附加地或可选地，浮置掺杂区域312的至少一部分可以从栅极沟槽结构309的第二侧壁朝向(相邻或下一个)栅极沟槽结构309的第一侧壁延伸。
半导体器件300还可以包括至少一个晶体管绝缘结构313。晶体管绝缘结构313(或每个晶体管绝缘结构313)可以是LOCOS结构，并且可以横向位于相邻晶体管结构之间。晶体管绝缘结构313可以例如位于半导体衬底的第一横向表面206处。晶体管绝缘结构313可以例如位于半导体衬底的第一横向表面206处、与浮置掺杂区域312竖直相邻。
半导体器件300还可以包括第一绝缘层结构314(例如，氧化物层，或例如形成在栅极电极材料层315上(或者直接在其上)的二氧化硅层，栅极电极材料层315位于晶体管绝缘结构313上)。第一绝缘层结构314可以将例如栅极沟槽结构309(例如，栅极电极)和/或栅极电极材料层315与形成在半导体衬底207上(或例如上方)的其它电极结构电绝缘。附加地或可选地，第一绝缘层结构314可以将晶体管结构的源极区域308与形成在半导体衬底207上(或例如上方)的其它电极结构电绝缘。
半导体器件300还可以包括形成在晶体管绝缘结构313上(或例如上方)的电极结构316(例如，源极电极结构，或例如源极金属)。源极电极结构316可以例如形成在第一绝缘层结构314上。源极电极结构316的至少一部分可以与晶体管结构的源极区域308和/或本体区域204直接相邻。可选地，本体区域204的本体接触部分317可以位于与源极电极结构316相邻。本体区域204的本体接触部分317可以具有第二导电类型(例如，p+掺杂)，并且可以具有例如比本体区域204的其它部分更高的平均掺杂浓度。
半导体器件300还可以包括形成在晶体管绝缘结构313上(或例如上方)的第二绝缘层结构318(例如，聚酰亚胺层)。第二绝缘层结构318可以例如形成在源极电极结构316上(例如，直接在其上)。
在MOSFET单元之间，p浮置区域312可以限制有源单元区中的空穴电流。此外，在LOCOS工艺中生长的p浮置区域312上方的厚场氧化物313可以用于减小米勒电容。在沟道区域下面的基础掺杂太低的情况下(例如，在不存在漂移区域的附近本体区域部分的情况下)，可以发生p浮置区域312和p本体区域204的硼掺杂的更强的向外扩散。因此，有源区可以被约束，或者在极端情况下，可能发生p浮置312掺杂和p本体204掺杂的互相扩散，这可能会导致接通行为的恶化，该劣化表现为其本身在输出特性中(特别是在传输特性的阈值区域中)的“回跳(snapback)”行为。例如，为了测试该故障，可以在最终晶片检查中执行ICON1测试。在该测试中，例如可以以15V的栅极电压和1V的集电极电压测量集电极电流。在无故障部件的情况下，该电流的值可以是几安培(例如，在1A和20A之间)。在ICON1测试失效的情况下，该值明显低于1A。
图3B示出了半导体器件的各个部分中的净掺杂浓度(掺杂剂/cm3)351相对于深度(μm)352的图示350(例如，沿如图3A所示的交叉线L1和L2评估的竖直掺杂分布)。图3B示出了例如具有和不具有n毯式注入的近表面浓度分布。例如，图3B示出了不具有n毯式注入的单元场中的本体区域和漂移区域的竖直掺杂分布353(沿如图3A所示的交叉线L2)、具有n毯式注入的本体区域和漂移区域的竖直掺杂分布354(沿图3A所示的交叉线L2)、以及横跨单元深度的p浮置区域355的竖直掺杂分布(如图3A所示的交叉线L1)。
掺杂分布可以基于2.2*1013掺杂剂/cm2的p本体区域204的剂量、5*1015掺杂剂/cm2的p+剂量本体接触部317、6*1011掺杂剂/cm2的n毯式剂量来形成附近本体区域部分和例如3*1014掺杂剂/cm2的p浮置312剂量。
线353示出了晶体管结构的本体区域和漂移区域之间的p-n结，而没有掺入第一导电类型的掺杂剂(例如，n毯式注入)以形成漂移区域的附近本体区域部分。例如，线353示出了在L2处与硒基础掺杂的单元交叉。
线354示出了具有掺入第一导电类型的掺杂剂(例如，n毯式注入)以形成漂移区域的附近本体区域部分的晶体管结构的本体区域和漂移区域之间的p-n结。如线354所示，通过掺入第一导电类型的掺杂剂的n毯式注入可以导致半导体衬底的附近本体区域部分内的半导体衬底的(平均)基础掺杂增加至少一个数量级的幅度(与线353相比)。掺入的掺杂剂可以在距离晶体管结构的本体区域和漂移区域之间的p-n结至少1μm(或者例如在1μm和3μm之间，或者例如在1μm和2μm之间)的深度内增加半导体衬底的基础掺杂。例如，线354示出了在L2处具有6*1011掺杂剂/cm2的n毯式I2剂量的单元交叉。
线355示出了例如浮置掺杂区域312(p型掺杂)和体半导体衬底(n型掺杂)之间的p-n结。尽管由于n毯式注入，本体区域下方的n掺杂(例如，如线354所示)的浓度水平显著上升，并且甚至超过PROD器件的浓度水平(69Ωcm对应于6.2*1013掺杂剂/cm3的基础掺杂)，这种n掺杂在p浮置区域312中具有很小影响或没有影响，因为其p掺杂浓度在整个扩散深度上广泛存在。
结合上文或下文描述的实施例提及更多细节和方面。图3A和图3B可以各自包括一个或多个可选的附加特征，一个或多个可选的附加特征对应于结合所提出的概念或上文(例如，图1A至图2)或下文(图4A至图6)所描述的一个或多个实施例所提及的一个或多个方面。
图4A示出了半导体器件400的示意图。例如，图4A示出了在IGBT4器件中从有源单元区到FPFR(场板场环)边缘末端的过渡。
半导体器件400可以包括其中形成有至少一个晶体管结构的有源单元区。例如，晶体管结构可以包括与晶体管结构的源极区域和/或本体区域204直接相邻的源极电极结构316。
半导体器件400可以包括边缘区域。有源单元区可以被边缘区域横向围绕。在半导体器件400的俯视图中，边缘区域可以是半导体衬底207的环形部分，其圆周地围绕半导体衬底207的有源单元区。边缘区域可以从半导体器件(例如，将要被形成、或被切割或被分离的半导体裸片)的半导体衬底的边缘朝向有源单元区横向延伸。边缘区域可以包括从半导体衬底207的边缘(例如，竖直边缘)朝向有源区测量的小于500μm且大于50μm(或小于300μm且大于100μm)的横向宽度(或厚度)。半导体衬底207的边缘区域可以包括其中可以定位场环结构的边缘末端部分。半导体衬底207的边缘区域还可以包括在有源区和边缘区域的边缘末端部分之间的过渡部分。例如，一个或多个浮置掺杂区域可以位于边缘区域的过渡部分中。
半导体器件400还可以包括位于半导体衬底207的边缘区域处(例如，在边缘区域的边缘末端部分处)的半导体衬底207的表面(例如，第一横向表面)上的绝缘结构205。位于半导体衬底207的边缘区域处的半导体衬底207的表面上的绝缘结构205可以是二氧化硅绝缘层结构(或LOCOS结构)。
绝缘结构205可以位于半导体衬底207的表面(例如，第一横向表面)处，半导体衬底207的表面与半导体衬底207的边缘区域中的具有第一导电类型419(例如，n型)的半导体衬底的一个或多个部分相邻(例如，直接在其上和/或上方)。具有第一导电类型419的至少一个边缘掺杂区域可以例如被定位成与具有第二导电类型421的至少一个边缘掺杂区域横向相邻(例如，也称为具有p型导电性的p浮置区域)，具有第二导电类型421的至少一个边缘掺杂区域位于半导体衬底的边缘区域中。可选地，具有第一导电类型419的边缘掺杂区域可以横向位于具有第二导电类型421的相邻(或连续)横向间隔的边缘掺杂区域之间。
包括第二导电类型421的至少一个边缘掺杂区域可以是例如场环结构的至少一部分。场环结构可以包括场环本体部分422，场环本体部分422可以位于场环结构的p浮置部分和场环结构的场环本体部分422之间。场环本体部分422可以例如具有第二导电类型和与晶体管结构的本体区域类似的掺杂。场环结构的至少一部分可以与(浮置)场板电极结构423直接相邻，场板电极结构423位于半导体衬底207的第一横向表面处。场环结构的中间接触部分可以例如位于场板电极结构423和场环结构的其它部分之间(例如，在场板电极结构423和场环本体部分422之间)。场环结构的中间接触部分可以例如具有第二导电类型(例如，p+掺杂)。
在半导体衬底207中与附近本体区域部分处于相同的竖直深度处的半导体衬底207的至少一部分(例如，与绝缘结构205竖直相邻的半导体衬底207的至少一部分)的平均掺杂浓度可以小于1*1014掺杂剂/cm3(或例如小于1*1013掺杂剂/cm3)。例如，在半导体衬底207中与附近本体区域部分处于相同的竖直深度处的具有第一导电类型419的半导体衬底的边缘掺杂部分的该部分的平均掺杂浓度可以小于1*1014掺杂剂/cm3。在边缘区域中具有第一导电性419的半导体衬底的一个或多个部分可以具有等于(或例如类似于)半导体衬底的平均基础掺杂浓度的平均掺杂浓度。
具有第二导电类型421的至少一个边缘掺杂区域的(平均)掺杂浓度可以为至少1*1017掺杂剂/cm3(或例如在1*1017掺杂剂/cm3和1*1020掺杂剂/cm3之间，或例如在1*1017掺杂剂/cm3和1*1019掺杂剂/cm3之间)。具有第二导电类型421的至少一个边缘掺杂区域的平均掺杂浓度可以是例如在具有第二导电类型的至少一个边缘掺杂区域上平均的测得的每体积的掺杂剂数量。
半导体器件400还可以包括与晶体管结构的栅极电极(或栅极电极材料层)接触的至少一个栅极电极结构424。例如，栅极电极结构424可以是栅极行进结构。半导体器件400还可以包括一个或多个源极电极部分425，一个或多个源极电极部分425可以被配置为具有源极电位或者向晶体管结构的源极区域提供源极电位。
半导体器件400可以通过结合图1A至图1D所描述的方法形成(或制造)。半导体器件300还可以包括例如结合图1A至图3B所描述的半导体器件的特征的一个或多个或全部。
图4B示出了IGBT半导体器件的输出特性的起始范围的图示。图4B示出了包括通过改变集电极电压而使输出特性上升的接通行为中的差异。
线453示出了来自第一组的故障芯片的输出特性，其中没有执行注入以形成漂移区域的附近本体区域部分(例如，不具有n毯式注入)。
线454示出了来自第三组的合格芯片的输出特性，其中在FEOL块之后注入剂量(例如，使用6*1011掺杂剂/cm2的n毯式剂量)以形成漂移区域的附近本体区域部分。
在栅极电压为15V的上述ICON1测试条件下，其中没有集电极电流流动到大约2V的“触发电压”，所提到的回跳行为对于故障芯片是明显的。随后的电流输入的特征在于不规则的特性分布。相比之下，来自第三组的合格芯片的特征在于随着集电极电压上升而持续上升的电流增加以及平滑的特性分布。
此外，正向电压减小，其最终也表现为集电极电流V_CES的饱和水平。在100A的标称电流测量的该值的累积频率图可以证明V_CES随着n毯式剂量增加而连续减小。
根据对于三组来自晶片测试场的ICON1累积频率图(结合图4B提及)，显然，随着注入剂量增加，集电极电流对于相应的集合而上升。例如，没有注入的(第一)组只有大约2％的小份额满足规格。所有其它的都示出明显的回跳行为，并且因此超出规格限制。此外，关于频率分布的非常低的分散在注入组中是突出的。
从击穿电压V_BRCES的累积频率曲线，这里变得明显的是，阻断电压随着n毯式剂量增加而连续减小，这可归因于边缘末端中的掺杂比的所述失谐。因此，掩蔽边缘中的n毯式注入可以被用于避免这种阻断损失并且例如增强部件的整体性能。
结合上文或下文描述的实施例提及更多细节和方面。图4A和图4B所示的实施例可以各自包括一个或多个可选的附加特征，一个或多个可选的附加特征对应于结合所提出的概念或上文(例如，图1A至图3B)或下文(图5A至图6)所描述的一个或多个实施例所提及的一个或多个方面。
图5A示出了用于形成半导体器件的方法500的流程图的示意图。
方法500包括在半导体衬底的边缘区域中形成510包括第二导电类型的横向变化的掺杂区域。
方法500还包括在形成横向变化的掺杂区域之前或之后，在相同的掺入工艺期间，将第一导电类型的掺杂剂掺入520到包括第一导电类型基础掺杂的半导体衬底的附近本体区域部分中，并且掺入到位于横向变化的掺杂区域和半导体衬底的表面之间的半导体衬底的至少表面部分中。表面部分中的第一导电类型的掺杂剂的数量大于表面部分中的第二导电类型的掺杂剂的数量。
方法500还包括在半导体衬底中形成530第二导电类型的晶体管结构的本体区域。半导体衬底的附近本体区域部分被定位成与晶体管结构的本体区域相邻。
由于将第一导电类型的掺杂剂掺入520到半导体衬底的附近本体区域部分中，所以可以避免附近本体区域部分的掺杂浓度太低以及避免导致晶体管结构的接通行为的劣化。因此，可以实现晶体管结构的改进的接通行为和晶体管结构的正向电压的改善的下降。由于将第一导电类型的掺杂剂掺入520到半导体衬底的至少表面部分中，因此半导体器件可以对外来电荷较不敏感，并且可以减少边缘末端所需的空间。因此，例如，可以在保持相同的芯片面积的同时改善晶体管结构的性能。此外，例如，由于在相同的掺入工艺期间将第一导电类型的掺杂剂掺入520附近本体区域部分和至少表面部分中，因而简化了用于形成半导体器件的制造工艺。
可以通过在经由注入引入掺杂剂时，利用用于横向剂量衰减的特殊掩模将第二导电类型的掺杂剂掺入来形成510横向变化的掺杂(VLD)区。例如，可以通过具有横向变化的开口率的抗蚀剂掩模来掺入(例如，注入)第二导电类型的掺杂剂，抗蚀剂掩模使得掺杂通过高温工艺流动。可选地或附加地，可以通过将铝或硼掺杂剂掺入到半导体衬底的边缘区域中来形成横向变化的掺杂区域。
由于用于掺入第二导电类型的掺杂剂的剂量从有源单元区朝向边缘区域的边缘末端部分减小，因此所形成的横向变化的掺杂区域的深度从有源单元区朝向边缘区域的边缘末端部分减小。例如，与和有源单元区直接相邻的横向变化的掺杂区域的深度相比，横向变化的掺杂区域的深度朝向边缘末端部分下降(或减小)。与有源单元区直接相邻(或在有源单元区处)的横向变化的掺杂区域的部分处的横向变化的掺杂区域的深度可以小于、大于或等于晶体管结构的本体区域和晶体管结构的浮置掺杂区域的深度。
横向变化的掺杂区域可以是如下掺杂区域，其中横向掺杂分布的逐渐衰减被设置为使得在几乎整个边缘宽度上、在半导体的表面处产生恒定的电场强度。
横向变化的掺杂区域可以位于半导体衬底的边缘区域的过渡部分中。边缘区域的过渡部分可以与半导体衬底的有源单元区直接相邻。例如，边缘区域的过渡部分可以位于有源单元区和边缘区域的边缘末端部分之间，在边缘区域中可以形成场板或场环结构。横向变化的掺杂区域可以与有源单元区横向相邻(例如，直接相邻)。例如，横向变化的掺杂区域可以与晶体管结构的本体区域或晶体管结构的浮置区域横向相邻。
第一导电类型的掺杂剂可以以例如1*1011掺杂剂/cm2与1.5*1012掺杂剂/cm2之间(或者例如2*1011掺杂剂/cm2和9*1011掺杂剂/cm2之间、或者例如2*1011掺杂剂/cm2和7*1011掺杂剂/cm2之间、或者例如3*1011掺杂剂/cm2、或者例如6*1011掺杂剂/cm2)的注入剂量被掺入520到半导体衬底的附近本体区域部分和至少表面部分中。
半导体衬底的平均基础掺杂浓度(例如，在掺入第一导电类型的掺杂剂之前)可以是至少1*1012掺杂剂/cm3(或例如在1*1012掺杂剂/cm3和1*1014掺杂剂/cm3之间、或例如2*1013掺杂剂/cm3和8*1013掺杂剂/cm3之间，或例如6*1013掺杂剂/cm3)。
第一导电类型的掺杂剂的掺入110可以在半导体衬底的附近本体区域部分内将半导体衬底的(平均)基础掺杂增加至少一个数量级。例如，半导体衬底的附近本体区域部分的平均掺杂剂浓度可以为至少5*1014掺杂剂/cm3(或例如在1*1014掺杂剂/cm3和1*1016掺杂剂/cm3之间、或例如在5*1014掺杂剂/cm3和5*1016掺杂剂/cm3之间、或例如1*1015掺杂剂/cm3)。
半导体衬底的表面部分位于横向变化的掺杂区域和半导体衬底的表面之间。例如，半导体衬底的表面部分可以直接位于半导体衬底的第一横向表面处。可选地，在形成510横向变化的掺杂区域之后，可以将第一导电类型的掺杂剂掺入520到表面部分中。掺入到表面部分中的第一导电类型的掺杂剂的数量可以大于表面部分中的第二导电类型的掺杂剂的数量。因此，表面部分可以具有与横向变化的掺杂区域相反(或不同)的导电类型。例如，第一导电类型的掺杂剂可以过度补偿表面部分中的第二导电类型的掺杂剂的数量。
备选地或可选地，在形成横向变化的掺杂区域之前，可将第一导电类型的掺杂剂掺入520到表面部分中。
表面部分的深度(在掺杂剂激活之后)可以等于(或相似或相当于)延伸到半导体衬底中的附近本体区域部分的深度(在掺杂剂激活之后)。可选地，表面部分的深度(在掺杂剂激活之后)可以小于延伸到半导体衬底中的附近本体区域部分的深度(在掺杂剂激活之后)。
方法500还包括在半导体衬底中形成530第二导电类型的晶体管结构的本体区域。例如，可以在将第一导电类型的掺杂剂掺入110到半导体衬底的附近本体区域部分和表面部分中之后，形成530该本体区域。晶体管结构的本体区域的形成530可以包括将第二导电类型的掺杂剂掺入到半导体衬底中。在掺杂剂激活(通过退火)之后，本体区域可以例如被定位成与半导体衬底的附近本体区域部分相邻。
方法500可以进一步包括用于在表面部分和横向变化的掺杂区域之间形成p-n结的一个或多个退火工艺。可选地，该一个或多个退火工艺可以是用于激活附近本体区域部分和本体区域中的掺杂剂的相同的退火工艺。
方法500还可以包括在形成横向变化的掺杂区域之后和在掺入第一导电类型的掺杂剂之前，在半导体衬底的表面处形成绝缘(或电介质)层结构、二氧化硅层(例如，LOCOS层)、类金刚石碳层(DLC层)或有机或无机电介质层。
方法500通过在沟槽IGBT晶片中的1*1011掺杂剂/cm2和1*1012掺杂剂/cm2之间的剂量范围中的n毯式注入，引入近表面掺杂浓度的局部增加，沟槽IGBT晶片具有由Se深度扩散导致的基础掺杂的弯曲浓度分布。后者导致例如IGBT单元的改善的接通行为和正向电压V_CES的减小的下降。为了避免当其发生时(例如，在FPFR边缘末端中)关于阻断能力的相关联的劣化，可以使用具有VLD边缘末端的组合，该VLD边缘末端表现出与VLD掺杂相反的导电类型的近表面区域并且具有横向恒定的剂量。后者的优化还需要例如所述数量级的剂量值。
在FPFR边缘末端的不利设计的情况下(例如，如果不能实现LOCOS结构)，可能需要附加的光敏层。例如通过组合基本掺杂中的弯曲浓度分布和对n毯式注入不敏感的边缘末端以及因此近表面n掺杂中的增加，任何这样的掩蔽变得不必要。
方法500组合Se深度扩散和VLD边缘末端，VLD边缘末端包括与VLD掺杂相反的导电类型的近表面区域，并且具有例如横向恒定的剂量。方法500使用未掩蔽的n毯式注入，因为在两种情况下(例如，单元场中的n掺杂的增加和VLD边缘中的局部补偿)，可以使用相同数量级的剂量值。与不具有近表面区域的VLD掺杂相比，器件对外来电荷变得更不敏感，并且例如可以减少边缘末端所需的空间。因此，可以在保持相同的芯片面积的同时整体改善IGBT性能。通过增加有源区域，标称电流变得更强，并且接通电阻和正向电压V_CES可以减小。此外，弯曲的掺杂分布可以在开关特性方面具有积极的影响。
本文所述的示例可以涉及1200V沟槽IGBT半导体器件。可以考虑部分补偿的VLD边缘末端的掺杂比，其中该部分补偿的VLD边缘末端的近表面补偿区平行于单元区的n毯式注入而产生。N毯式注入可以在LOCOS工艺、以及对于直接在FEOL块的开始处的VLD区的硼注入之后进行，这是因为硼可以有益于扩散(因为对于硼和磷，在扩散系数之间没有显著差异)。例如，与在1185℃的FEOL工艺中的最高温度下的硼的系数相比，磷的系数高约3％。
用于IGBT制造的FEOL块包括以下高温步骤：场氧化(LOCOS)、沟槽蚀刻后的牺牲氧化、栅极氧化、本体扩散，源极/p+退火和BPSG退火。在这些炉工艺期间，例如由n毯式注入导致的磷(或掺杂剂)可被驱动达到约6μm的深度。
在生产的1200V IGBT中的基本材料掺杂可以是6.2*1013掺杂剂/cm3，这对应于69Ωcm的电阻率。例如，因为由n毯式掺杂导致的相当高的浓度水平，在Se基础掺杂的情况下存在的浓度水平的下降是次要的，使得在边缘末端中的掺杂比的结果在两个情况下均实质上相同。
为了实现最大阻断能力，可以选择VLD边缘中的掺杂比，以确保在VLD区域开始处的(基于受主和施主在竖直方向上浓度分布的积分计算得的)净掺杂剂量对应于约为1.5*1012/cm2(对于硅)的击穿电荷。
图5B示出了在VLD区域的开始处的掺杂浓度(掺杂剂/cm3)551相对于深度(μm)552的图示550。
线553示出了形成横向变化的掺杂区域的硼的掺杂浓度。
线554示出了形成表面部分的磷的掺杂浓度。
线555示出了归因于硼的掺杂浓度和磷的掺杂浓度的净掺杂浓度。
例如，硼(用于形成VLD区域)的注入剂量可以是3*1012掺杂剂/cm2，以及(横向恒定的)磷剂量(用于形成表面部分)可以是6*1011掺杂剂/cm2。实际上，这可以导致2*1012掺杂剂/cm2的电有源硼剂量。因此，净剂量为1.4*1012/cm2。在这一点上，受主浓度(线553)在整个扩散深度上超过n掺杂(线554)，并且因此在表面处(例如，在表面部分和VLD区域之间)也不形成p-n结。
图5C示出了在使用不同的硼剂量的VLD区域的开始处的掺杂浓度(掺杂剂/cm3)561相对于深度(μm)562的图示560。
线563示出了形成横向变化的掺杂区域的硼的掺杂浓度。
线564示出了形成表面部分的磷的掺杂浓度。
线565示出了归因于硼的掺杂浓度和磷的掺杂浓度的净掺杂浓度。
如果硼剂量(通过VLD注入掩模)降低到1*1012掺杂剂/cm2作为横向方向上的起始值，则情况可以不同。在这种情况下，恒定磷剂量(线564)可以对在扩散之后有效的7*1011掺杂剂/cm2(线563)的电有源硼剂量局部过补偿，使得在表面处产生n掺杂区域。这由在表面部分和靠近半导体衬底表面的VLD区域之间形成的p-n结(线565)示出。
如果在VLD区域中发生LOCOS生长，则由于较高的偏析水平，在硼注入中可能需要较高的剂量供给，然而，其最终对浓度分布没有明显的影响。因此，当使用硼作为用于VLD掺杂的受主元素时，应当预期仅在边缘末端的外部区域中有效的具有相反导电类型的表面区域的横向受限形成。即使在VLD设计中使用剂量值和横向剂量分布的相应协调，这对于阻断能力、对过程波动的某些灵敏度以及因此的击穿电压值的某些分散没有根本性的影响，因为净剂量明显是由减去两个大数量所导致。
图5D示出了在使用不同掺杂剂(例如，铝)用于形成横向变化的掺杂区域的VLD区域开始处的掺杂浓度(掺杂剂/cm3)571相对于深度(μm)572的图示570。
线573示出了形成横向变化的掺杂区域的铝的掺杂浓度。
线574示出了形成表面部分的磷的掺杂浓度。
线575示出了归因于硼的掺杂浓度和磷的掺杂浓度的净掺杂浓度。
图5D显示了如果使用将更快扩散的受主(例如，A1)所获得的结果。假设用于扩散的相同的边界条件(假设没有LOCOS结构)，则补偿区在此可以彼此更清楚地分开。在1185℃的温度下，铝的扩散系数可以比磷的扩散系数大近似13倍。
此外，表面处的铝可能比硼更易于偏析到氧化物和向外扩散。本质上，这可以自动导致受主浓度的耗尽，这有助于进一步过度补偿。这意味着n型掺杂的表面区域可能已经从VLD区域的开始形成在p型区域上。这通过具有以下参数的工艺模拟来强调：铝的注入剂量可以是1.2*1013掺杂剂/cm2，并且磷的n毯式注入剂量可以是6*1011掺杂剂/cm2。在扩散之后，可以在硅中发现2*1012掺杂剂/cm2的电有源铝剂量。综合而言，无补偿的p共享导致约1.5*1012掺杂剂/cm2。因此，该值对应于VLD区域开始处所需的掺杂比。
如图5D中的扩散曲线所示，近表面n掺杂边缘层的形成是清楚明显的。因此，在该示例中，n掺杂表面区域在整个VLD区上形成。此外，净掺杂起因于相当弱的过补偿，这可能导致击穿电压值的更好的再现性。
结合上文或下文描述的实施例提及更多细节和方面。图5A至图5D所示的实施例可以各自包括一个或多个可选的附加特征，一个或多个可选的附加特征对应于结合所提出的概念或上文(例如，图1A至图4B)或下文(图6)所描述的一个或多个实施例所提及的一个或多个方面。
图6示出了半导体器件600的示意图。
半导体器件600包括位于半导体衬底207处的晶体管结构的漂移区域202的附近本体区域部分201。附近本体区域部分201位于p-n结203的1μm内，该p-n结203位于晶体管结构的本体区域204和晶体管结构的漂移区域202之间。附近本体区域部分201的平均掺杂浓度大于5*1014掺杂剂/cm3。半导体器件600还包括位于半导体衬底207的边缘区域中的、包括第二导电类型的横向变化的掺杂区域626。半导体器件600还包括半导体衬底的表面部分628，表面部分628包括位于半导体衬底207的表面206和横向变化的掺杂区域626之间的第一导电类型。
由于附近本体区域部分201的平均掺杂浓度大于5*1014掺杂剂/cm3，可以实现晶体管结构的改善的接通行为和晶体管结构的正向电压的改善的下降。由于半导体器件600包括位于半导体衬底207的表面206和横向变化的掺杂区域626之间的半导体衬底的表面部分628(包括第一导电类型)，所以半导体器件可以对外来电荷较不敏感，并且可以减少边缘末端所需的空间。因此，例如，可以在保持相同的芯片面积的同时改善晶体管结构的性能。
漂移区域的附近本体区域部分201位于p-n结203的1μm(或例如在1μm与3μm之间、或例如在1μm与2μm之间)内，p-n结203位于晶体管结构的本体区域204与晶体管结构的漂移体区202之间。
晶体管结构的漂移区域202可以位于半导体衬底207中。晶体管结构的漂移区域可以位于晶体管结构的本体区域和晶体管结构的漏极区域之间，晶体管结构的漏极区域位于半导体衬底207的第二横向表面处。
附近本体区域部分201的平均掺杂浓度大于5*1014掺杂剂/cm3(或例如在1*1014掺杂剂/cm3和1*1016掺杂剂/cm3之间、或例如在5*1014掺杂剂/cm3和5*1016掺杂剂/cm3之间、或例如1*1015掺杂剂/cm3)。
横向变化的掺杂区域626可以是如下掺杂区域，其中横向掺杂分布的逐渐衰减被设置为使得在几乎整个边缘宽度上在半导体的表面处产生恒定的电场强度。
在半导体器件的俯视图中，边缘区域可以是半导体衬底207的环形部分，其圆周地围绕半导体衬底207的有源单元区。
半导体衬底207的表面部分628包括位于半导体衬底207的表面206和横向变化的掺杂区域626之间的第一导电类型。
表面部分628(在掺杂剂激活之后)的平均深度可以等于(或相似或相当于)延伸到半导体衬底中的附近本体区域部分的深度(在掺杂剂激活之后)。可选地，表面部分628的平均深度(在掺杂剂激活之后)可以小于延伸到半导体衬底中的附近本体区域部分(在掺杂剂激活之后)的深度。可选地，表面掺杂区域628的平均深度可以大于晶体管结构的本体区域的平均深度。
表面掺杂部分628的平均掺杂浓度可以大于5*1014掺杂剂/cm3(或例如在1*1014掺杂剂/cm3和1*1016掺杂剂/cm3之间、或例如在5*1014掺杂剂/cm3和5*1016掺杂剂/cm3之间、或例如1*1015掺杂剂/cm3)。
半导体器件的晶体管结构可以例如具有大于10V(例如，10V、20V或50V的击穿电压)、大于100V(例如，200V、300V、400V或500V的击穿电压)或大于500V(例如，600V、700V、800V或1000V的击穿电压)或大于1000V(例如，1200V、1500V、1700V、2000V、3300V或6500V的击穿电压)的击穿电压或阻断电压。
结合上文或下文描述的实施例提及更多细节和方面。图6所示的实施例可以包括一个或多个可选的附加特征，一个或多个可选的附加特征对应于结合所提出的概念或上文(例如，图1A至图5D)或下文所描述的一个或多个实施例提及的一个或多个方面。
各种示例涉及具有改进的开关行为的IGBT。各种示例涉及具有改进的开关行为和部分补偿的VLD边缘末端区域的IGBT。
结合一个或多个具体示例提及的方面和特征(例如，附近本体区域、漂移区域、晶体管结构、半导体衬底、本体区域和漂移区域之间的p-n结、绝缘结构、半导体衬底的边缘区域、横向变化的掺杂区域、表面部分、栅极沟槽结构、浮置掺杂区域、晶体管绝缘结构、栅极电极材料层、第一绝缘层结构和第二绝缘层结构)可以与一个或多个其它示例组合。
示例实施例还可以提供具有用于在计算机或处理器上执行计算机程序时执行上述方法之一的程序代码的计算机程序。本领域技术人员将容易认识到，各种上述方法的动作可以由编程的计算机执行。本文中，一些示例实施例还旨在覆盖机器或计算机可读并且编码机器可执行或计算机可执行指令程序的程序存储设备(例如，数字数据存储介质)，其中指令执行上述方法的一些或全部动作。程序存储设备可以是例如数字存储器、诸如磁盘和磁带的磁存储介质、硬盘驱动器或光可读数字数据存储介质。另外的示例实施例还旨在覆盖被编程为执行上述方法的动作的计算机、或(现场)可编程逻辑阵列((F)PLA)或(现场)可编程门阵列((F)PGA)。
描述和附图仅示出了本公开的原理。因此，应当理解，本领域技术人员将能够设计出尽管这里未明确描述或示出、但是体现本公开的原理并且包括在其精神和范围内的各种布置。此外，本文记载的所有示例主要旨在仅仅出于教学目的，以帮助读者理解本公开的原理和发明人为促进本领域而贡献的概念，并且被解释为不限于这些具体记载的示例和条件。此外，本文中记载本公开的原理、方面和实施例以及其具体示例的所有陈述旨在涵盖其等同物。
本领域技术人员应当理解，本文中的任何框图表示体现本公开的原理的示例性电路的概念视图。类似地，应当理解，无论这样的计算机或处理器是否被明确示出，任何流程图、流向图、状态转换图、伪代码等表示可以基本上在计算机可读介质中表示并因此由计算机或处理器执行的各种过程。
此外，所附权利要求被并入具体实施方式中，其中每个权利要求可以独立地作为单独的实施例。尽管每个权利要求可以独立地作为单独的实施例，但是应当注意，尽管从属权利要求可以在权利要求中指代与一个或多个其它权利要求的特定组合，但是其它实施例还可以包括从属权利要求的组合，该组合具有每个其它从属或独立权利要求的主题。除非声明不想要特定的组合，则本文提出了这样的组合。此外，即使一个权利要求不直接引用独立权利要求，还旨在包括该权利要求到任何其它独立权利要求的特征。
还应注意，说明书或权利要求书中公开的方法可以由具有用于执行这些方法的每个动作的装置的设备来实现。
此外，应当理解，在说明书或权利要求中公开的多个动作或功能的公开内容可以不被解释为在特定顺序内。因此，多个动作或功能的公开不会将这些限制为特定的顺序，除非这些动作或功能由于技术原因而不可互换。此外，在一些实施例中，单个动作可以包括或可以被分成多个子动作。除非明确排除，这样的子动作可以被包括并且是该单个动作的公开的一部分。

Claims (22)

1.一种用于形成半导体器件的方法(100)，所述方法包括：
将第一导电类型的掺杂剂掺入(110)到包括所述第一导电类型的基础掺杂的半导体衬底的附近本体区域部分中，
其中所述第一导电类型的所述掺杂剂的掺入通过所述半导体衬底的边缘区域的至少一部分处的掩模结构来掩蔽；以及
在所述半导体衬底中形成(120)第二导电类型的晶体管结构的本体区域，
其中所述半导体衬底的所述附近本体区域部分被定位成与所述晶体管结构的所述本体区域相邻。
2.根据前述权利要求中的任一项所述的方法，其中所述掩模结构包括二氧化硅绝缘层结构。
3.根据前述权利要求中的任一项所述的方法，其中所述掩模结构通过硅的局部氧化工艺而被形成在所述半导体衬底的表面处。
4.根据前述权利要求中的任一项所述的方法，其中所述掩模结构掩蔽所述第一导电类型的所述掺杂剂向至少一个边缘掺杂区域中的掺入，所述至少一个边缘掺杂区域具有所述第一导电类型，所述至少一个边缘掺杂区域从所述半导体衬底的所述表面至少延伸到所述附近本体区域的深度。
5.根据权利要求4所述的方法，其中具有所述第一导电类型的所述至少一个边缘掺杂区域被定位成与位于所述半导体衬底的所述边缘区域中的具有所述第二导电类型的至少一个边缘掺杂区域横向相邻。
6.根据前述权利要求中的任一项所述的方法，还包括在掺入所述第一导电类型的所述掺杂剂之后，在所述掩模结构的至少一部分上形成电极结构和绝缘层结构中的至少一个。
7.根据权利要求1-5中的任一项所述的方法，还包括在掺入所述第一导电类型的所述掺杂剂之后去除所述掩模结构。
8.一种用于形成半导体器件的方法(500)，所述方法包括：
在半导体衬底的边缘区域中形成(510)横向变化的掺杂区域，所述横向变化的掺杂区域包括第二导电类型；以及
在形成所述横向变化的掺杂区域之前或之后，在同一掺入工艺期间，将第一导电类型的掺杂剂掺入(520)到包括所述第一导电类型的基础掺杂的所述半导体衬底的附近本体区域部分中，以及位于所述半导体衬底的表面和所述横向变化的掺杂区域之间的所述半导体衬底的至少表面部分中，
其中所述表面部分中的所述第一导电类型的掺杂剂的数量大于所述表面部分中的所述第二导电类型的掺杂剂的数量；以及
在所述半导体衬底中形成(530)第二导电类型的晶体管结构的本体区域，
其中所述半导体衬底的所述附近本体区域部分被定位成与所述晶体管结构的所述本体区域相邻。
9.根据前述权利要求中的任一项所述的方法，其中利用在1*1011掺杂剂/cm2和1.5*1012掺杂剂/cm2之间的注入剂量，来掺入所述第一导电类型的掺杂剂。
10.根据前述权利要求中的任一项所述的方法，其中所述半导体衬底的所述基础掺杂浓度至少是1*1012掺杂剂/cm3。
11.根据前述权利要求中的任一项所述的方法，其中与所述本体区域的最大深度相等的深度处的所述基础掺杂的掺杂浓度低于所述半导体衬底的所述基础掺杂的最大掺杂浓度的80％。
12.根据前述权利要求中的任一项所述的方法，其中所述第一导电类型的掺杂剂的掺入在所述半导体衬底的所述附近本体区域部分内将所述半导体衬底的所述基础掺杂增加至少一个数量级。
13.根据前述权利要求中的任一项所述的方法，其中所述第一导电类型的掺杂剂的掺入在距离所述晶体管结构的所述本体区域和漂移区域之间的p-n结至少1μm的深度内增加所述半导体衬底的所述基础掺杂。
14.根据权利要求8-13中的任一项所述的方法，还包括：在形成所述横向变化的掺杂区域之后并且在掺入所述第一导电类型的掺杂剂之前，在所述半导体衬底的所述表面处形成电介质层结构。
15.根据权利要求8-14中的任一项所述的方法，还包括用于形成在所述表面部分和所述横向变化的掺杂区域之间的p-n结的一个或多个退火工艺。
16.根据权利要求8-15中的任一项所述的方法，其中所述横向变化的掺杂区域通过将镓、铝或硼掺杂剂掺入到所述半导体衬底的所述边缘区域中来形成。
17.一种半导体器件(200、300、400、600)，包括：
位于半导体衬底(207)处的晶体管结构的漂移区域(202)的附近本体区域部分(201)，其中所述附近本体区域部分(201)被定位在所述晶体管结构的本体区域(204)和所述晶体管结构的所述漂移区域(202)之间的p-n结(203)的1μm内，
其中所述附近本体区域部分(201)的平均掺杂浓度大于5*1014掺杂剂/cm3；以及
绝缘结构(205)，位于半导体衬底(207)的边缘区域处的所述半导体衬底的表面(206)上，
其中在所述半导体衬底中与所述附近本体区域部分(201)处于相同的竖直深度处的所述半导体衬底(207)的至少一部分的平均掺杂浓度小于1*1014掺杂剂/cm3。
18.一种半导体器件(600、200、300、400)，包括：
位于半导体衬底(207)处的晶体管结构的漂移区域(202)的附近本体区域部分(201)，其中所述附近本体区域部分(201)被定位在所述晶体管结构的本体区域(204)和所述晶体管结构的所述漂移区域(202)之间的p-n结(203)的1μm内，
其中所述附近本体区域部分(201)的平均掺杂浓度大于5*1014掺杂剂/cm3；以及
横向变化的掺杂区域(626)，具有第二导电类型，位于所述半导体衬底(207)的边缘区域中；以及
所述半导体衬底的表面部分(628)，具有所述第一导电类型，位于所述半导体衬底的表面(206)和所述横向变化的掺杂区域(626)之间。
19.根据权利要求18所述的半导体器件，其中所述半导体衬底的所述表面部分(628)的平均掺杂浓度大于5*1014掺杂剂/cm3。
20.根据权利要求18或19所述的半导体器件，其中所述半导体衬底的所述表面部分(628)的平均深度大于所述晶体管结构的所述本体区域(204)的平均深度。
21.根据权利要求17至20中的任一项所述的半导体器件，其中所述晶体管结构具有至少20V的击穿电压。
22.根据权利要求17至21中的任一项所述的半导体器件，其中在10μm的深度处的所述漂移区域内的所述第一导电类型的掺杂剂的掺杂浓度，或者竖直定位在所述附近本体区域部分的最大净掺杂浓度和位于大于20μm且小于80μm的深度处的所述漂移区域的部分的最大掺杂浓度之间的所述第一导电类型的掺杂剂的掺杂浓度的局部最小值，低于位于大于20μm且小于80μm的深度处的所述漂移区域的所述部分的所述最大掺杂浓度的80％。
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