CN101258601B - 具有可耗尽的集电极列的双极方法和结构 - Google Patents

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Abstract

根据本发明，存在制造包括双极晶体管的集成电路的各种方法。根据本发明的一个实施例，双极晶体管可以包括衬底；包括多个交替掺杂区域的集电极，其中多个交替掺杂区域在横向方向上从第一净导电率交变到第二净导电率；以及与集电极电接触的集电极触点。双极晶体管还可以包括集电极下面的重掺杂埋层；与基极触点电接触的基极，其中使基极掺杂成第二净导电率型，并且其中基极跨越多个交替掺杂区域的一部分；以及设置在基极中的发射极，使发射极掺杂成第一净导电率，其中使在发射极下面的交替掺杂区域的一部分掺杂成小于约3×10-12厘米-2的浓度。

Description

具有可耗尽的集电极列的双极方法和结构
技术领域
本申请的主题涉及具有双极晶体管的集成电路。尤其，本申请的主题涉及包括超结的双极晶体管。
背景技术
把许多双极晶体管的大小设置成符合所要求的集电极电阻(RCS)。RCS与集电极电阻率成正比，并且与基极和埋层之间的长度成正比。因此，为了减小RCS，一般减小集电极电阻率和集电极长度两者。
图1示出传统NPN双极晶体管100，它包括形成在N+埋层104上的N-集电极102、形成在N-集电极102上的P基极106和N+耗尽层沟(sinker)108、N+发射极110和形成在P基极106中的P+基极触点112以及形成在N+耗尽层沟108中的N+集电极触点114。在传统双极晶体管中，集电极102全部都掺杂成相同的导电率。当减小N-集电极102的电阻率时，传统双极晶体管100的击穿电压BVCEO和BVCBO两者都减小。当N-集电极102的长度减小到小于集电极耗尽层击穿厚度时，这些击穿电压也会减小。因此，对于给定大小的双极晶体管，在击穿和RCS之间有一个折衷。传统PNP双极晶体管一般包括相似的结构，但是具有相反的导电性。
提高具有给定集电极掺杂质的晶体管的击穿的一个方法是用结型场效应晶体管(JFET)来级联集电极。然而，JEFT所需要的面积会消耗比某些情况中通过减少集电极掺杂质而节约面积还要多的面积。
因此存在一种需求以克服现有技术中的这些和其它问题而提供一种方法和设备，所述方法和设备用于减少双极晶体管的大小同时还得到改进的RCS。
发明内容
根据本发明，存在用于制造包括双极晶体管的集成电路的各种方法。根据本发明的一个实施例，双极晶体管可以包括：衬底；包括多个交替掺杂的区域的集电极，其中多个交替掺杂的区域在横向方向上从第一净导电率到第二净导电率交替变换；以及与集电极电接触的集电极触点。双极晶体管还可以包括：在集电极下面的重掺杂的埋层；与基极触点电接触的基极，其中使基极掺杂成第二净导电率型，并且其中基极跨越多个交替掺杂的区域中的一部分；以及设置在基极中的发射极，发射极被掺杂成第一净导电率，其中使在发射极下面的一部分交替掺杂的区域掺杂成小于约3×1012cm-2的浓度。
根据本发明的另一个实施例，存在另一种包括双极晶体管的集成电路。双极晶体管可以包括：衬底；形成在衬底上的基极；包括第一掺杂区域和第二掺杂区域的集电极，该第一区域被设置在基极下面且被掺杂成第一净导电率第一掺杂区域，其中该基极被掺杂成第二净导电率型，第二掺杂区域被设置在与第一掺杂区域相反的一侧且被掺杂成第二净导电率；以及与集电极电接触的集电极触点。双极晶体管还可以包括：埋在第一掺杂区域和第二掺杂区域下面的掺杂更重的层；以及设置在基极中的、掺杂成第一净导电率的发射极，其中在量值小于BVCEO的绝对值的反向偏置集电极基极电压下被设置在发射极下面的掺杂区域出现耗尽。
根据本发明的另一个实施例，存在一种用于形成包括双极晶体管的集成电路的方法。该方法可以包括：在衬底上形成掺杂的器件层；在器件层中形成埋区域；以及在器件层上形成掺杂成第一净导电率的第一层。该方法还可以包括：使用第二导电率型的掺杂剂材料在第一层中形成至少一个第二导电率型区域，其中至少一个第二导电率型区域受到掺杂成第一导电率型的至少一个区域的限制；在第一层中形成基极区域；以及在一部分基极区域中形成发射极。
根据本发明的另一个实施例，存在一种用于制造双极晶体管的方法。该方法可以包括：在衬底上形成器件层；在器件层下形成埋区域；以及在器件层上形成有图案的层，其中有图案的层包括用于暴露一部分器件层的开口。该方法还可以包括：把第一导电率型的掺杂剂提供给器件层的暴露部分，以在器件层中形成第一导电率型掺杂剂的列；把第二导电率型的掺杂剂提供给器件层的暴露部分，以在器件层中形成本体内的基极；形成与一部分暴露的器件层接触的发射极；以及在发射极上形成发射极触点。
根据本发明的另一个实施例，存在一种制造双极晶体管的方法。该方法可以包括：在衬底上形成器件层；在器件层下形成埋区域；以及在器件层上形成有图案的绝缘体，其中有图案的绝缘体包括用于暴露器件层的第一部分的第一开口；把第一导电率型的掺杂剂提供给器件层的暴露的第一部分，以在器件层中形成基极；以及在器件层的暴露的第一部分上形成有图案的基极绝缘体，其中有图案的基极绝缘体包括用于暴露器件层的第一部分中的一个区域的第二开口。该方法还可以包括：把第二导电率型的掺杂剂提供给器件层的第一部分中的暴露区域，以在器件层中形成第二导电率型掺杂剂的列；形成与器件层的第一部分中的一部分暴露区域接触的发射极；以及在发射极上形成发射极触点。
要理解，上述一般描述和下述详细描述都只是示范性的和说明性的，并非对申请权利的本发明有任何限制。
所结合的构成本说明书的一部分的附图以及说明书说明了本发明的几个实施例，用于解释本发明的原理。
附图说明
图1示出传统NPN双极晶体管。
图2描绘超结的示意性表示。
图3A描绘包括根据本发明各个实施例的超结结构的NPN双极晶体管的示意性表示。
图3B描绘包括根据本发明各个实施例的超结结构的PNP双极晶体管的示意性表示。
图4A-4E描绘一种方法的示意性表示，该方法用于形成包括含有根据本发明各个实施例的超结结构的NPN和PNP双极晶体管的集成电路器件。
图5A-5I描绘一种方法的示意性表示，该方法用于形成包括含有根据本发明各个实施例的超结结构的PNP双多晶硅双极晶体管结构的集成电路器件。
图6A-6I描绘一种方法的示意性表示，该方法用于形成包括含有根据本发明各个实施例的超结结构的PNP单多晶硅双极晶体管结构的集成电路器件。
图7是使用这里描述的超结结构得到的示范性集电极电阻与传统集电极结构比较的图表。
图8是使用这里描述的超结结构得到的示范性集电极电阻与传统集电极结构比较的另一个图表。
图9描绘在扩散步骤之前用于超结结构的示范性掺杂剂剖面。
图10A-C描绘在扩散步骤之后用于超结结构的示范性掺杂剂剖面。
具体实施方式
在下面的说明中，参考了形成说明书一部分的附图，其中是通过可以实施本发明的示意性特定示范性实施例而示出的。充分详细地描述了这些实施例，使熟悉本领域的技术人员可以实施本发明，并且要理解，开拓利用其它实施例，并且可以作出改变而图偏离Fm`的范围。因此，不应把下面的说明作为限制。
尽管阐明本发明主要范围的数值范围和参数是近似值，但是在特定例子中阐明的数值是尽可能精确的。然而，本体内地包含某些误差的任何数值必定会产生各种试验测量中发现的与标准值的偏离。此外，要理解这里揭示的所有范围都包括包含在其中的任何或全部子范围。例如，“小于10”的范围可以包括在最小值0和最大值10之间(和包括0和10)的任何和全部子范围，即具有等于或大于零的最小值和等于或小于10的最大值(例如，1到5)的任何和全部子范围。
在讨论示范性实施例的特定特征之前，提供关于超结结构的讨论。根据各个实施例，在NPN双极晶体管200和PNP双极晶体管250中可以在集电极-基极结处形成超结结构，分别如图2A和图2B所示。通常，与具有给定击穿电压的传统器件中的相同结相比较，超结结构是允许在PN结的少量掺杂侧增加掺杂以及减少少量掺杂侧的长度的一种结构。在双极晶体管器件中，用替换的P和N掺杂的列(诸如图2A和2B中所示出的)来代替均匀的集电极掺杂(诸如图1的传统器件100中所示出的)。此外，可以匹配列的掺杂。例如，P列的厚度乘上其掺杂可以等于N列的厚度乘上其掺杂。
可以确定列的厚度，以致当对结进行反向偏置时，它们在击穿之前达到总的耗尽。可以把超结列特性表示为：
tN*ND＝tp*NA                       (1)
其中tN＝N列的厚度，ND＝N列的掺杂，tP＝P列的厚度，以及NA＝N列的掺杂；以及
tmax＝2Emax*ε/q*N                 (2)
其中tmax＝列的最大厚度，Emax＝击穿发生之前的最大电场；ε＝诸如硅之类的衬底的介电常数，N＝列的掺杂程度。
可耗尽的列的掺杂与击穿断开，因为它一旦耗尽了，恒定的电场就在列的长度上延伸。击穿可近似为：
BV＝Ecrit*l                        (3)
其中BV＝击穿电压，Ecrit＝击穿的临界电场，l＝列的长度。
可以使用超结的可耗尽的列来形成比相同击穿电压的传统DMOS结构具有较短和较高掺杂的层的漏极区域。尤其，它们在给定区域上提供减小的“导通”电阻。
还可以应用超结来减小双极晶体管器件中的RCS。此外，可以使用相似的列结构来改进NPN和PNP两种双极晶体管，诸如当在相同晶片上形成两种器件时。
转到图2A，示出了NPN双极晶体管200的示意性表示，它包括：形成在N+埋层204上的通常称之为202的集电极；形成在集电极202上的P基极206和任选的N+耗尽层沟208；形成在P基极206上的N+发射极210和P+基极触点212以及形成在任选的N+耗尽层沟208上的N+集电极触点214。集电极202的掺杂包括交替的N和P掺杂区域或列203a-i。
在图2B中，示出了PNP双极晶体管250的示意性表示，它包括：形成在P+埋层254上的通常称之为252的集电极；形成在集电极252上的N基极256和任选的P+耗尽层沟258；形成在N基极256上的P+发射极260和N+基极触点262以及形成在任选的P+耗尽层沟208上的集电极触点264。集电极252的掺杂包括交替的P和N掺杂区域或列253a-i。
如图2A所示，至少在基极206下面的区域包括交替的N和P列203c-203f。相似地，在图2B中，至少在基极256下面的区域包括交替的N和P列253c-253f。
用于形成PNP双极晶体管器件的N和P列的步骤可以与用于形成NPN双极晶体管器件的步骤相似。例如，可以在诸如N+埋层204之类的N+埋层上形成NPN，而可以在诸如P+埋层254之类的P+埋层上形成PNP。此外，可以在诸如203h之类的N列上形成集电极触点214。另一方面，可以通过N和/或P列(诸如列203g和203h)来形成诸如耗尽层沟208之类的任选的N+耗尽层沟以把埋层连接到器件的表面。可以按与形成NPN集电极触点的相似方法来形成PNP集电极触点，但是导电率类型是相反的。
在现有技术的超结中，P和N列的结合掺杂可能要求匹配。根据本发明的各个实施例，提供了一种超结结构，该结构放宽了匹配要求同时保持RCS的提高，至少使所设计的双极晶体管符合要求的BVCEO。
根据各个实施例，可以提供一种双极晶体管器件，它包括位于发射极下面的第一导电率型的至少一个可耗尽的列。可以在掺杂第二和相反导电率型的至少一个列的邻近形成可耗尽的列。根据各个实施例，可以在可耗尽的列的每一侧邻近形成第二导电率型列。邻近列可以具有足够高的掺杂以致在反向偏置下这些列不会全部耗尽。
例如，可以设计在发射极下面的列使之在施加于集电极和基极的、数值小于BVCEO的绝对值的反向偏置电压下耗尽。此外，与传统结构相反，这里描述的结构可以包括与位于发射极下面的集电极列(诸如N-型列)邻近的相反导电率的列(诸如P-型列)。根据各个实施例，当集电极基极结反向偏置时，耗尽层可以从P-型和N-型列之间的垂直结展开。可以使用这里描述的公式1和2来确定N-型列的厚度和掺杂以保证N-型列全部耗尽。这也与传统结构相反，传统结构不能在集电极的整个长度上从垂直结提供相似的耗尽。传统结构只能从基极和集电极之间的水平结耗尽。在一些实施例中，可以设计可耗尽的列使之在列中发生BVCEO之前全部耗尽。
根据各个实施例，可以通过控制发射极下面的列的掺杂来得到列的耗尽特性。如上所述，可以在发射极下面的列的邻近形成在掺杂成第一导电率的发射极下面的可耗尽的列以及第二导电率的列。根据各个实施例，在相邻的第二导电率型列之间的水平方向的掺杂可以小于约3E12离子/厘米2。在一些情况中，这个掺杂可以小于约1E12离子/厘米2。可以使用上面示出的应用合适的Emax的用于tmax的公式(2)来得到该掺杂。要注意，Emax可以是击穿电压的缓慢减小函数。同样地，对于所有电压不可能只有单一的解。
根据本发明的各个实施例，可以控制列的长度以提供给定的击穿电压。例如，可以通过BVCEO来确定在基极和埋层之间的发射极下面的可耗尽的列的一般长度。因此，可以使用上述公式(3)来确定列的长度。在一个示范性实施例中，Ecrit可是2E5伏/厘米。要注意，当电压增加时Ecrit会缓慢地减小，所以从公式(3)得到的结果可能略为低估低电压(例如，约30伏)的器件最小可达到的电压。然而，可以使用这个计算作为确定基极到埋层的长度的一般方针。
图3A和3B分别描绘具有这里描述的那种超结结构的NPN和PNP双极晶体管器件300和350。在图3A中，NPN双极晶体管300包括形成在N+埋层304上的一般称之为302的集电极；形成在集电极302中的P基极306以及任选的N+耗尽层沟308；形成P基极306中的N+发射极310和P+基极触点312；以及形成在任选的N+耗尽层沟308中的集电极触点314。NPN双极晶体管器件300还可以包括交替的P和N掺杂区域或列(标号为303a-e)。此外，NPN双极晶体管可以包括能认为是单个N-型列的交替的N和N+区域(303e-g)。
在图3B中，PNP双极晶体管350包括形成在P+埋层354上的一般称之为352的集电极；形成在集电极352中的N基极356以及任选的P+耗尽层沟358；形成在N基极356中的P+发射极360和N+基极触点362；以及形成在任选的P+耗尽层沟358中的集电极触点364。PNP双极晶体管器件350还可以包括交替的N和P掺杂区域或列(353a-e)。
根据各个实施例，NPN双极晶体管器件300和PNP双极晶体管350分别包括分别位于发射极310和360下面的可耗尽的列303c和353b。可耗尽的列303c和353b在两侧以不全部耗尽的相反导电率型列(诸如分别为303b和303d，以及353a和353c)作为界限。这与具有全部都耗尽的交替的P和N列的传统超结结构相反。此外，这里描述的本发明的实施例比传统器件需要较少的列。
根据各个实施例，还可以使用用于制造图3A和图3B中示出的列的层来制造如图1中所示的传统结构双极器件的集电极，这些器件具有较低的BVCEO，并且是形成在集成电路的其它区域上的。因此，有可能使用通用的工艺步骤来制造具有两个不同击穿电压的两组双极器件。
具有多个双极晶体管器件的集成电路器件包括超结结构，其中打算使超结结构的一个列与发射极自对准。图4A-4E中示出了形成这种集成电路器件的例子。此外，图5A-5I中示出了形成双多晶硅(“多晶硅”或“多”)双极晶体管结构的方法以及图6A-6I中示出了形成单个多晶硅晶体管结构的方法。双极晶体管可以包括与发射极自对准的超结结构的可耗尽的列。此外，制造双极晶体管器件的各种方法(这里描述了其中一些方法)包括使用不同能量的多个离子植入以形成集电极列而无需使用多个外延集电极层沉积。
如上所述，图4A-4E示出了在同一集成电路上形成包括超结结构的NPN和PNP双极晶体管器件的方法的描述。在图4A中，可以在衬底415上形成诸如N-型外延层之类的器件层410。根据各个实施例，器件层410的厚度范围为约2μm到约15μm。衬底415可以包括诸如硅之类的半导体晶片417以及结合氧化物419。根据各个实施例，可以用结合氧化物419使器件层410与半导体晶片417结合以便于处理。
在图4B中，可以在器件层410中形成重掺杂N+和P+埋区域422和424，根据各个实施例，可以通过掩模和把N-型离子离子植入到器件层410的一部分而形成重掺杂N+埋区域422。相似地，可以通过掩模和把P-型离子离子植入到器件层410的另一部分而形成重掺杂P+埋区域424。重掺杂N+埋区域422可以作为NPN器件的埋区域，而重掺杂P+埋区域424可以作为PNP器件的埋区域。根据各个实施例，可以通过植入具有约70千电子伏特到约130千电子伏特的能量和约8E14离子/厘米2到约3E15离子/厘米2剂量的磷(或另一种N-型掺杂剂)来制造N+埋区域422。在再有的实施例中，可以通过植入具有约100千电子伏特的能量和约1E15离子/厘米2的剂量的磷(或另一种N-型掺杂剂)来制造N+埋区域422。根据各个实施例，可以通过植入具有约20千电子伏特到约40千电子伏特的能量和约8E14离子/厘米2到约3E15离子/厘米2的剂量的BF2(或另一种P-型掺杂剂)来制造P+埋区域424。在再有的实施例中，可以通过植入具有约30千电子伏特的能量和约1E15离子/厘米2的剂量的BF2(或另一种P-型掺杂剂)来制造P+埋区域424。根据一些实施例，可以使用扩散过程来形成埋区域422和424。
如图4C所示，在器件层410上形成第一外延层430。根据各个实施例，第一外延层430可以是掺杂N-型的。接着，可以用掩模遮挡第一外延层430，并且植入形成集电极的掺杂剂。例如，当第一外延层430掺杂N-型时，可以用掩模遮挡第一外延层430(例如示出用掩模层432)以允许P-型离子植入到在埋区域422上面的第一外延层430中的区域435和436中。当第一外延层430掺杂N-型时，还可以定义掩模层432以允许P-型离子434植入埋区域424上面的第一外延层430中的一个区域437。根据各个实施例，可以植入从约150千电子伏特到约220千电子伏特的能量和从约1E12离子/厘米2到约1E13离子/厘米2的剂量的诸如硼等P-型离子。在再有的实施例中，可以植入约180千电子伏特的能量和约5E12离子/厘米2的剂量的诸如硼等P-型离子。根据各个实施例，可以选择剂量，为的是在离子扩散之后提供所要求的击穿电压需要的合适的掺杂。
如图4D所示，可以在第一外延层430上形成第二外延层440。根据各个实施例，第二外延层440可以是掺杂N-型的。第一外延层430和第二外延层440的一些部分分别在NPN和PNP双极晶体管中形成一般将是集电极448和集电极449的区域。接着，可以对集成电路400进行加热以允许掺杂剂植入区域435、436和437以扩散和形成NPN集电极448中的P-型列445、446以及形成PNP集电极449中的P-型列447。根据各个实施例，NPN集电极448掺杂可以从约1E15离子/厘米2到约5E15离子/厘米2。对于约70伏的BVCEO，可以使用约2E15离子/厘米2的掺杂。此外，对于具有约70伏的BVCEO的器件，列445和446可以具有约5微米的长度和约8微米的厚度。此外，可以使用这里所阐述的公式1和2来设置所要求击穿电压的长度和厚度。再进一步，在发射极下面的列的厚度可以比在相似大小的发射极上面的列的厚度大以致实质上整个发射极在相同导电率型的集电极列上面。根据各个实施例，PNP集电极449掺杂可以从约1E15离子/厘米2到约1E17离子/厘米2，在一些实施例中，约为4E15离子/厘米2。此外，对于BVCEO约70伏的器件，列447可以具有约4微米的长度和约4微米的厚度。此外，可以使用这里所阐述的公式1和2来设置所要求击穿电压的长度和厚度。再进一步，在发射极下面的列的厚度也可以比在相似大小的发射极上面的列的厚度大以致实质上整个发射极在相同导电率型的集电极列上面。
根据各个实施例，可以从两个N-型外延层430和440形成晶体管的N-型列。此外，可以从到外延层430和440的P-型植入来形成P-型列。此外，P-型植入向下分别扩散到N+和P+埋区域422和424，并且在沉积之后通过第二N外延层440向上扩散。在附图示出NPN集电极448中形成两个列和PNP集电极449中形成一个列的同时，要理解，可以形成更多的列。此外，上面描述的过程可以执行多次。
如图4E所示，在NPN集电极448中形成P-型基极450，并且在PNP集电极449中形成N-型基极460。为了形成基极450，可以通过第一掩模(未示出)来屏蔽表面，并且可以植入P-型离子以形成P-型基极450。相似地，可以通过第一掩模或第二掩模(未示出)来屏蔽表面，并且可以植入N-型离子以形成N-型基极460。接着，可以在P-型基极450中形成N-型发射极470以及在N-型基极460中形成P-型发射极480。因此直接在发射极470下面形成作为可耗尽的列的N列。相似地，直接在发射极480下面形成作为可耗尽的列的P列。
根据各个实施例，可以根据熟悉本领域普通技术的技术人员已知的过程继续加工集成电路。例如，可以形成中间级(interlevel)电解质层，可以形成接触孔的图案，并且可以按需要电连接各种元件。此外，可以在同一集成电路上形成诸如图1的传统器件之类的附加NPN和PNP双极器件。这允许在同一器件上形成击穿电压不同的双极晶体管。
根据各个实施例，提供了具有超结结构的双多晶硅晶体管(double polytransistor)结构。可以形成包括具有这里所描述的超结结构的集电极的双多晶硅晶体管结构。存在数种选择来屏蔽集电极植入。根据各个实施例，可以通过基极多晶硅(base poly)中的开口按不同能量进行一系列的植入来形成超结结构的列。例如，可以形成通过基极多晶硅暴露发射极区域的开口，并且通过开口植入集电极。可以使用传统的光刻胶掩模在后续步骤中形成基极多晶硅的外缘。另一方面，可以用单个掩模形成基极多晶硅的图案以留下一个图案，以致堆叠的基极多晶硅和氧化物的重叠层的厚度足以阻挡高能量植入的离子到达岛状物(island)。光刻胶还可以形成特大型开口的图案以暴露发射极，以致在发射极开口的周界的周围暴露基极多晶硅堆叠的边缘。然后可以植入而形成集电极。再进一步，可以使用离子植入在基极多晶硅蚀刻之前和光刻胶除去之后形成双多晶硅晶体管结构的集电极。既然是这样，场效氧化物必须足够厚以阻挡不希望植入的区域中的集电极植入。
在图5A-I中示出形成双多晶硅晶体管500的示范性方法作为例子。当图5A-I描绘PNP双极晶体管时，要理解，可以通过使掺杂方案反向而相似地形成NPN双极晶体管。转到图5A，集成电路500包括P+埋层502和形成在P+埋层502上的N-型外延层504(也称之为器件层)。N-型外延层504形成所产生的双极晶体管的N-型集电极列。还可以通过把P-型离子植入N-型外延层504来形成P+耗尽层沟植入505。根据各个实施例，P+耗尽层沟植入可以是硼等，并且可以用从约30千电子伏特到约70千电子伏特的能量和从约8E14离子/厘米2到约5E15离子/厘米2的剂量来植入。在再有一些实施例中，可以用约50千电子伏特的能量和约2E15离子/厘米2的剂量来植入P+耗尽层沟植入。
在图5B中，形成场效氧化物508，并且使P+耗尽层沟505植入扩散到外延层504，为的是形成接触埋层502的P+耗尽层沟506。形成场效氧化物508为的是暴露将形成器件区域的P+耗尽层沟506以及外延层504的一部分510。根据各个实施例，场效氧化物508可以是局部氧化氧化物，诸如LOCOS，或浅薄沟道绝缘氧化物(STI)。然而，要理解，还可以设想其它场效氧化物技术。
图5C示出作用如同基极触点512的有图案的第一多晶硅，其中使用有图案的氧化物514和有图案的光刻胶516来形成基极触点512的图案。可以形成基极触点512的图案使之通过孔518(也称之为开口)暴露外延层504。可以通过孔518把P-型离子植入N-型外延层504。根据各个实施例，可以用1兆电子伏特的能量和1.4E12厘米-2的剂量、750千电子伏特的能量和1.4E12厘米-2的剂量、500千电子伏特的能量和1.4E12厘米-2的剂量、300千电子伏特的能量和1.0E12厘米-2的剂量、140千电子伏特的能量和1.2E12厘米-2的剂量、以及30千电子伏特的能量和6.2E11厘米-2的剂量来植入P-型离子。可以除去有图案的光刻胶516，并且对器件500进行加热以扩散植入的P-型离子，为的是在外延层504中形成列520，如图5D所示。因此，列520可以是外延层504中掺杂成P-型净导电率的一个区域(也称之为集电极)。此外，列520可以横越外延层504的厚度，为的是接触埋层502。
如图5E所示，可以通过使用基极触点512和有图案的氧化物514作为掩模来植入N-型离子而形成N-型本体内的基极522。接着，可以使本体内的基极植入退火，为的是形成通过基极触点512接触的本体内的基极522。因此可以在外延层504的表面部分形成本体内的基极522。
图5F示出在孔518的侧壁上形成隔片524之后的器件500。还在基极触点512和有图案的氧化物514的侧面上形成隔片526。可以通过蚀刻已经沉积在器件500上的绝缘层来形成隔片524和526。根据各个实施例，隔片可以包括氧化物、氮化物或氧氮化物或它们的组合。例如，隔片可以包括氧化硅。另一方面，隔片可以包括使本体内的基极522与设置在薄氧化硅上的氮化物层接触的氧化硅薄层(诸如≤约100
Figure 2006800322314_0
)。
接着，可以在器件500上沉积诸如多晶硅之类的导电材料层。然后形成导电材料的图案以形成作用如同发射极触点528以及设置在侧壁隔片524之间的第二多晶硅，如图5G所示。此外，可以形成导电材料的图案以在P+耗尽层沟506上形成集电极触点530。根据各个实施例，可以在通过发射极触点下面的孔518暴露的一部分外延层504中形成发射极532。例如，可以在隔片526之间暴露的一部分外延层504中形成发射极532。因此，发射极532接触外延层504。根据一些实施例，可以通过从形成发射极触点528的导电材料把掺杂剂扩散到本体内的基极522中而形成发射极532。而在其它实施例中，可以通过把掺杂剂离子植入到本体内的基极522中来形成发射极532。因此，在集电极列520上可以形成可自对准的发射极532。
在图5H中，可以沉积中间级电解质(ILD)532，并且形成图案以形成暴露基极触点512、发射极触点528和集电极触点530部分的窗口。ILD可以是氧化物。如图5I所示，可以在ILD 532上沉积金属层，并且形成图案，为的是通过有图案的窗口形成基极接触金属件534、发射极接触金属件536以及集电极接触金属件538。根据各个实施例，金属层可以包括铝、钛或熟悉本领域普通技术的人员已知的其它接触金属。
在单个多晶硅晶体管结构的情况中，可以使用通过基极多晶硅的开口来定义发射极区域和其下面的超结列自对准。
图6A-I描绘形成集成电路的方法，该集成电路在单多晶硅PNP双极晶体管600中具有超结结构。当图6A-I描绘形成PNP双极晶体管时，要理解，可以通过使掺杂方案反向而相似地形成NPN双极晶体管。转到图6A，晶体管600包括P+埋层602和和形成在P+埋层602上的N-型外延层604(也称之为器件层)。部分N-型外延层604形成所产生的双极晶体管的N-型集电极列。还可以通过把P-型离子植入N-型外延层604来形成P+耗尽层沟植入605。根据各个实施例，可以用从约30千电子伏特到约100千电子伏特的能量和从约8E14离子/厘米2到约4E15离子/厘米2的剂量来植入硼(或另外的P-型掺杂剂)。在再有一些实施例中，可以用约50千电子伏特的能量和约2E15离子/厘米2的剂量来植入硼(或另外的P-型掺杂剂)。
在图6B中，生长诸如场效氧化物608之类的绝缘体，并且使P+耗尽层沟605植入扩散到外延层604，为的是形成接触埋层602的P+耗尽层沟606。根据各个实施例，场效氧化物608可以是局部氧化氧化物，诸如LOCOS，或浅薄沟道绝缘氧化物(STI)。然而，要理解，还可以设想其它场效氧化物技术。
在图6C中，形成场效氧化物608的图案以形成孔(也称之为开口)，为的是暴露将形成器件区域的外延层604的一部分610。图6C还示出N-型基极植入611到外延层604的暴露部分的结果。根据各个实施例，可以用从约30千电子伏特到约100千电子伏特的能量和从约2E13离子/厘米2到约5E14离子/厘米2的剂量来植入磷(或另外的N-型掺杂剂)。在再有的实施例中，可以用约50千电子伏特的能量和约5E13离子/厘米2的剂量来植入磷(或另外的N-型掺杂剂)。
在图6D中，已经扩散了N-型基极植入611以形成N-型基极612。还可以在N-型基极612上生长基极氧化物614。如图6E所示，使用有图案的光刻胶618来形成通过基极氧化物614的开口616，为的是暴露器件层的一个区域。在图6F中，可以用用于形成开口616的掩模来形成P-型集电极列620。可以通过开口植入P-型离子以致集电极列620与开口616自对准。根据各个实施例，P-型植入可以是用1兆电子伏特的能量和1.4E12厘米-2的剂量、750千电子伏特的能量和1.4E12厘米-2的剂量、500千电子伏特的能量和1.4E12厘米-2的剂量、300千电子伏特的能量和1.0E12厘米-2的剂量、140千电子伏特的能量和1.2E12厘米-2的剂量以及30千电子伏特的能量和6.2E11厘米-2的剂量来植入硼(或另外的P-型掺杂剂)。此外，集电极列620可以横越外延层604的厚度，为的是接触埋层602。
然后，可以在开口616上形成重掺杂发射极多晶硅622，以致通过开口616来定义发射极区域，如图6G所示，该开口是定义发射极多晶硅接触基极612的区域的。此时，在该过程中，可以适当地扩散集电极列620，并且在除去光刻胶618之后可以对其进行激励。根据各个实施例，可以在沉积发射极多晶硅之前扩散集电极。图6H示出有图案的孔622，该孔允许掺杂剂扩散到基极，为的是形成基极接触区域624。在图6H中，掺杂剂可以从重掺杂发射极多晶硅622扩散以形成在集电极列620上定位的和自校准的发射极626。
图6I示出具有暴露基极接触区域624的沟道的有图案的ILD 632。可以在发射极多晶硅622上沉积ILD。如图6I所示，可以在ILD 632上沉积金属层并且形成图案，为的是通过有图案的沟道形成基极接触金属634、发射极接触金属636和集电极接触金属638。根据各个实施例，金属层可以包括铝、钛或熟悉本领域普通技术的人员已知的其它接触金属。
根据各个实施例，当发射极下面的一部分列全部耗尽时，VCB的绝对值可以小于BVCEO的绝对值。这对于VCB和BVCEO两者为负的情况下的PNP器件以及对于两者为正的情况下的NPN器件是真实的。根据NPN器件的各个实施例，耗尽的区域可以是发射极下面形成集电极的外延层中的列。此外根据各个实施例，在发射极下面的列可以是不管如何形成器件都耗尽的列。
用可耗尽的列制造的器件的集电极-基极电容与传统器件的电容不同。例如，开始时该电容可能较高。这可以是列的较高掺杂和增加结面积的结果。然而，当列全部耗尽时，集电极-基极电容会突然下降。
根据各个实施例，用诸如这里所描述的发射极下面的可耗尽的列制造的器件，对于NPN器件，可以具有至少69伏的BVCEO以及约83的HFE，而对于PNP器件，至少82伏和约101的HFE。可理解HFE是电流增益的量度，并且一般可以描述为特定集电极对发射极电压下的集电极电流对基极电流的比。这与用相同掺杂层制造但是在发射极下面没有可耗尽的列的传统NPN器件的37伏BVCEO和传统PNP器件的40伏BVCEO大不相同。此外，这些新器件与用相同发射极面积制造的器件相比，可以具有较低的RCS，诸如1.5kΩ。
在图7和8中示出使用这里描述的超结结构得到的示范性集电极电阻(用实线示出)与传统集电极结构的集电极电阻(用带斜线的实线示出)的比较。在这些附图中，NPN集电极掺杂约为2E15原子厘米-3，列长度约为5微米，而列厚度约为8微米。PNP集电极掺杂约为4E15原子厘米-3，列长度约为4微米，而列厚度约为4微米。
根据各个实施例，本发明的器件包括发射极下面的可耗尽的集电极列，并且器件可以实现约传统器件两倍的BVCEO。此外，包括发射极下面的可耗尽集电极列的本发明的NPN器件可以实现比传统器件的RCS小约三倍的RCS。再进一步，包括发射极下面的可耗尽集电极列的本发明的PNP器件可以实现比传统器件的RCS小约30％的RCS。
在再进一步的示范性实施例中，包括这里描述的超结结构的PNP双极晶体管可以具有约30伏的击穿。在这个例子中，在形成基极之前，发射极下面的列约为2.3μm长。例如可以使用六个硼植入来形成超结的列，用下列参数：1兆电子伏特的能量以及1.4E12厘米-2的剂量；750千电子伏特的能量以及1.4E12厘米-2的剂量；500千电子伏特的能量以及1.4E12厘米-2的剂量；300千电子伏特的能量以及1.0E12厘米-2的剂量；140千电子伏特的能量以及1.2E12厘米-2的剂量；以及30千电子伏特的能量以及6.2E11厘米-2的剂量。此外，在该示范性实施例中，可以把离子植入约3μm厚掺杂成约5.0E15厘米-3的浓度的N-型外延层。可以在掺杂成约2.0E17厘米-3的的浓度埋层上形成外延层。例如，埋层的掺杂剂可以是硼。再进一步，可以通过1.0μm宽掩模开口来进行超结列植入，并且可以扩散掺杂剂，例如，在1200℃下达约15分钟。图9示出扩散前的示范性掺杂剂分布，而图10A-C示出扩散后的示范性掺杂剂分布。
在已经相对于一个或多个实施方式示出本发明的同时，可以对所示出的例子进行替换和/或修改而不偏离所附权利要求书的精神和范围。此外，当只相对于数个实施方式中的一个实施方式揭示本发明的特定特征时，这种特征可以与所要求的对于任何给定的或特定功能有利的其它实施方式中的一个或多个其它特征结合。此外，在详细说明和权利要求书中使用术语“所包括的”、“包含”、“有”、“具有”或它们的变型，旨在以与术语“包括”相似的方式来包含这些术语。
通过对于这里揭示的本发明的说明和实践的研究，本发明的其它实施例对于熟悉本领域的技术人员是显而易见的。旨在仅把说明书和例子考虑为示范，而本发明的真实范围和精神是由下列权利要求书表示的。

Claims (40)

1.一种包括双极晶体管的集成电路，包括：
衬底；
包括多个交替掺杂的区域的集电极，其中多个交替掺杂的区域在横向方向上从第一净导电率到第二净导电率交替变换；
与集电极电接触的集电极触点；
在集电极下面的重掺杂埋层；
与基极触点电接触的基极，其中使基极掺杂成第二净导电率型，并且其中基极跨越多个交替掺杂的区域中的一部分；以及
设置在基极中的发射极，发射极被掺杂成第一净导电率，其中在发射极下面的一部分交替掺杂的区域在横向方向上被掺杂成小于约3×1012cm-2的浓度。
2.如权利要求1所述的包括双极晶体管的集成电路，其特征在于，在发射极下面的一部分交替掺杂的区域在横向方向上被掺杂成小于约2×1012cm-2的浓度。
3.如权利要求1所述的包括双极晶体管的集成电路，其特征在于，设置在发射极下面的一部分交替掺杂的区域被掺杂成第一净导电率型。
4.如权利要求3所述的包括双极晶体管的集成电路，其特征在于，设置在发射极下面的掺杂区域的宽度基本上与发射极的宽度相同。
5.如权利要求3所述的包括双极晶体管的集成电路，其特征在于，设置在发射极下面的掺杂区域从基极延伸到掺杂得更重的埋层。
6.如权利要求5所述的包括双极晶体管的集成电路，其特征在于，在发射极下面的交替掺杂区域的、定义为从基极到埋层的长度是通过BVCEO/Ecrit来定义的。
7.如权利要求1述的包括双极晶体管的集成电路，还包括：
与集电极触点电接触且与掺杂得更重的埋层电接触的电耗尽层沟。
8.如权利要求3述的包括双极晶体管的集成电路，还包括：
设置得与设置在发射极下面的掺杂区域相邻的至少一个掺杂的第二区域，其中至少一个掺杂的第二区域被掺杂成第二净导电率型。
9.如权利要求8所述的包括双极晶体管的集成电路，其特征在于，在量值小于BVCEO的绝对值的反向偏置集电极基极电压下，设置在发射极下面的掺杂区域耗尽。
10.如权利要求8所述的包括双极晶体管的集成电路，其特征在于，在小于BVCEO的反向偏置集电极电压下，设置得与设置在发射极下面的掺杂区域相邻的掺杂的第二区域耗尽。
11.如权利要求1所述的包括双极晶体管的集成电路，还包括第二双极晶体管，其中所述双极晶体管具有比第二双极晶体管大的击穿电压。
12.如权利要求8所述的包括双极晶体管的集成电路，其特征在于，在集电极基极电压的量值小于BVCEO击穿电压的量值时，设置得与设置在发射极下面的掺杂区域相邻的掺杂的第二区域并不全部耗尽。
13.如权利要求1所述的包括双极晶体管的集成电路，其特征在于，在发射极下面的掺杂区域的宽度上的积分具有小于约3E12离子/厘米2的值。
14.如权利要求1所述的包括双极晶体管的集成电路，其特征在于，在发射极下面的部分掺杂区域与发射极自对准。
15.一种包括双极晶体管的集成电路，包括：
衬底；
形成在衬底中的基极；
包括第一掺杂区域和至少二第二掺杂区域的集电极，第一掺杂区域被掺杂成第一净导电率且被设置在基极下面，其中基极被掺杂成第二净导电率型，每个第二掺杂区域被掺杂成第二净导电率且至少一第二掺杂区域被设置在与第一掺杂区域相反的两侧的每一侧；
与集电极电接触的集电极触点；
埋在第一掺杂区域和第二掺杂区域下面的掺杂得更重的层；以及
设置在基极中且被掺杂成第一净导电率的发射极，其中在量值小于BVCEO的绝对值的反向偏置集电极基极电压下，设置在发射极下面的掺杂区域耗尽。
16.如权利要求15所述的包括双极晶体管的集成电路，其特征在于，在集电极对基极结的反向偏置下，设置得与第一掺杂区域相邻的第二掺杂区域并不全部耗尽。
17.如权利要求15所述的包括双极晶体管的集成电路，其特征在于，所述双极晶体管是包括至少69伏的BVCEO的NPN双极晶体管。
18.如权利要求15所述的包括双极晶体管的集成电路，其特征在于，所述双极晶体管是包括至少82伏的BVCEO的PNP双极晶体管。
19.如权利要求15所述的包括双极晶体管的集成电路，其特征在于，所述双极晶体管是NPN双极晶体管，其中集电极掺杂了至少约2×1015原子/厘米3。
20.如权利要求15所述的包括双极晶体管的集成电路，其特征在于，所述双极晶体管是NPN双极晶体管，其中第一掺杂区域具有约4μm到约6μm的长度，并且进一步，其中第一掺杂区域具有约7μm到约9μm的宽度。
21.如权利要求15所述的包括双极晶体管的集成电路，其特征在于，所述双极晶体管是PNP双极晶体管，其中集电极掺杂了至少约4×1015原子/厘米3。
22.如权利要求15所述的包括双极晶体管的集成电路，其特征在于，所述双极晶体管是PNP双极晶体管，其中第一掺杂区域具有约3μm到约5μm的长度，并且进一步，其中第一掺杂区域具有约3μm到约5μm的宽度。
23.如权利要求18所述的包括双极晶体管的集成电路，还包括：
包括至少82伏的BVCEO的PNP双极晶体管。
24.如权利要求15所述的包括双极晶体管的集成电路，其特征在于，设置在发射极下面的掺杂区域与发射极自对准。
25.一种用于形成包括双极晶体管的集成电路的方法，所述方法包括：
在衬底上形成器件层；
在器件层中形成第一埋区域；
在器件层上形成掺杂成第一净导电率的第一层；
使用第二导电率型的掺杂剂材料在第一层中形成至少一个第二导电率型区域，其中至少一个第二导电率型区域与至少一个掺杂成第一导电率型的区域相邻；
在第一层中形成基极区域，其中所述至少一个第二导电率型区域是位于所述基极区域之下；以及
在一部分基极区域中形成发射极。
26.如权利要求25所述的形成包括双极晶体管的集成电路的方法，其特征在于，发射极形成于至少一个第二导电率型区域中的一个之上。
27.如权利要求25所述的形成包括双极晶体管的集成电路的方法，其特征在于，发射极形成于至少一个第一导电率型区域中的一个之上。
28.如权利要求25所述的形成包括双极晶体管的集成电路的方法，还包括：
在器件层中形成第二埋区域，其中使第一埋区域掺杂成第一净导电率，以及其中使第二埋区域掺杂成第二净导电率，并且进一步，其中使用第一埋区域形成NPN双极晶体管以及使用第二埋区域形成PNP双极晶体管。
29.如权利要求25所述的形成包括双极晶体管的集成电路的方法，其特征在于，在其上形成发射极的区域包括与发射极的宽度基本上相同的宽度。
30.如权利要求25所述的形成包括双极晶体管的集成电路的方法，其特征在于，在集电极基极结的反向偏置下，与在其上形成发射极的区域相邻的区域并不全部耗尽。
31.如权利要求25所述的形成包括双极晶体管的集成电路的方法，其特征在于，当VCB的绝对值小于BVCEO的绝对值时，在其上形成发射极的区域全部耗尽。
32.如权利要求25所述的形成包括双极晶体管的集成电路的方法，其特征在于，所述双极晶体管是包括至少69伏的BVCEO的NPN双极晶体管。
33.如权利要求25所述的形成包括双极晶体管的集成电路的方法，其特征在于，所述双极晶体管是包括至少82伏的BVCEO的PNP双极晶体管。
34.如权利要求25所述的形成包括双极晶体管的集成电路的方法，其特征在于，所述双极晶体管是NPN双极晶体管，以及其中第一层掺杂成至少约2×1015原子/厘米3。
35.如权利要求25所述的形成包括双极晶体管的集成电路的方法，其特征在于，所述双极晶体管是NPN双极晶体管，其中通过使第二导电率型的部分掺杂剂材料从第一外延层扩散到第一埋区域而形成的至少一个第二导电率型区域具有约4μm到约6μm的长度，进一步，其中掺杂成第一导电率型的区域具有约7μm到约9μm的宽度。
36.如权利要求25所述的形成包括双极晶体管的集成电路的方法，其特征在于，所述双极晶体管是PNP双极晶体管，其中至少一个第二导电率型区域掺杂成至少约4×1015原子/厘米3。
37.如权利要求25所述的形成包括双极晶体管的集成电路的方法，其特征在于，所述双极晶体管是PNP双极晶体管，其中至少一个掺杂成第一导电率型的区域具有约3μm到约5μm的长度，并且进一步，其中至少一个掺杂成第一导电率型的区域具有约3μm到约5μm的宽度。
38.如权利要求25所述的形成包括双极晶体管的集成电路的方法，还包括：
形成第二双极晶体管，其中所述双极晶体管的击穿电压大于所述第二双极晶体管的击穿电压。
39.一种用于制造双极晶体管的方法，所述方法包括：
在衬底上形成器件层；
在器件层下形成埋区域；
在器件层上形成有图案的层，其中有图案的层包括用于暴露一部分器件层的开口；
把第一导电率型的掺杂剂提供给器件层的暴露部分，以在器件层中形成第一导电率型掺杂剂的列；
把第二导电率型的掺杂剂提供给器件层的暴露部分，以在器件层中形成本体内的基极；
在开口的侧壁上形成隔片；
形成与在隔片之间的一部分暴露的器件层接触的发射极，使发射极与发射极下方的第一导电率型掺杂剂的列自对准；以及
在发射极上形成发射极触点。
40.一种用于制造双极晶体管的方法，所述方法包括：
在衬底上形成器件层；
在器件层下形成埋区域；
在器件层上形成有图案的绝缘体，其中有图案的绝缘体包括用于暴露器件层的第一部分的第一开口；
把第一导电率型的掺杂剂提供给器件层的暴露的第一部分，以在器件层中形成基极；
在器件层的暴露的第一部分上形成有图案的基极绝缘体，其中有图案的基极绝缘体包括用于暴露器件层的第一部分中的一个区域的第二开口；
把第二导电率型的掺杂剂通过第二开口提供给器件层的第一部分中的暴露区域，以在器件层中形成第二导电率型掺杂剂的列；
通过第二开口形成发射极，使发射极与器件层中的第二导电率型掺杂剂的列自对准，并且与器件层的第一部分中的一部分暴露区域接触；以及
在发射极上形成发射极触点。
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