CN110010693B - 一种高压深沟槽型超结mosfet的结构及其制作方法 - Google Patents
一种高压深沟槽型超结mosfet的结构及其制作方法 Download PDFInfo
- Publication number
- CN110010693B CN110010693B CN201910373790.0A CN201910373790A CN110010693B CN 110010693 B CN110010693 B CN 110010693B CN 201910373790 A CN201910373790 A CN 201910373790A CN 110010693 B CN110010693 B CN 110010693B
- Authority
- CN
- China
- Prior art keywords
- type
- epitaxial layer
- conductive type
- conductive
- super
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 210000000746 body region Anatomy 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 13
- 230000000149 penetrating effect Effects 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 230000008569 process Effects 0.000 claims abstract description 8
- 239000002184 metal Substances 0.000 claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 9
- 238000001259 photo etching Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000002210 silicon-based material Substances 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010276 construction Methods 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明属于半导体器件的制造技术领域，涉及一种高压深沟槽型超结MOSFET的结构，超结器件单元包括第一导电类型第一外延层及第一导电类型衬底，在第一导电类型第一外延层上设有第一导电类型第二外延层，第一导电类型第二外延层内设有第二导电类型体区，在第二导电类型体区下方设有第二导电类型柱，第二导电类型柱从第二导电类型体区底部穿过第一导电类型第二外延层延伸至第一导电类型第一外延层内，且第二导电类型柱深入到第一导电类型第一外延层内的深度不超过5μm；本发明通过外延工艺，生长两种不同电阻率的外延层，通过调整P型柱深入N型第一外延层的深度、调整N型第一外延层和N型第二外延层的电阻率和厚度，可以实现更高的耐压能力。
Description
技术领域
本发明涉及一种超结MOSFET结构及其制作方法，具体是一种高压深沟槽型超结MOSFET的结构及其制作方法，属于半导体器件的制造技术领域。
背景技术
传统功率MOSFET器件的导通电阻主要由漂移区的长度和掺杂浓度决定，漂移区的长度越小，导通电阻越小，漂移区的掺杂浓度越高，导通电阻越小。然而这两方面的改变会导致器件的击穿电压降低，因此导通电阻和击穿电压是矛盾关系或者折中关系，即导通电阻的降低受击穿电压的限制。
超结结构的出现打破了这种限制。超结结构是由交替排列的P型柱和N型柱代替N型漂移区，器件的耐压主要由P型柱的长度和电荷总量决定，P型柱的长度越大，击穿电压越高，然而工艺能力的限制，超结的P型柱也不能无限长，因此，耐压能力也受到限制，对于超高压功率MOSFET器件，目前难以达到。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种高压深沟槽型超结MOSFET的结构及其制作方法，通过外延工艺，生长两种不同电阻率的外延层，通过调整P型柱深入N型第一外延层的深度、调整N型第一外延层和N型第二外延层的电阻率和厚度，可以实现更高的耐压能力。
为实现以上技术目的，本发明的技术方案是：一种高压深沟槽型超结MOSFET的结构，包括若干个相互并联的超结器件单元，所述超结器件单元包括第一导电类型第一外延层及位于第一导电类型第一外延层下方的第一导电类型衬底，其特征在于，在所述第一导电类型第一外延层上设有第一导电类型第二外延层，所述第一导电类型第二外延层内设有第二导电类型体区，在所述第二导电类型体区下方设有第二导电类型柱，所述第二导电类型柱从第二导电类型体区底部穿过第一导电类型第二外延层延伸至第一导电类型第一外延层内，且第二导电类型柱深入到第一导电类型第一外延层内的深度不超过5μm。
进一步地，所述第一导电类型第一外延层的电阻率大于第一导电类型第二外延层的电阻率。
进一步地，所述第一导电类型第一外延层的电阻率为1ohm-300ohm，厚度为2μm~700μm。
进一步地， 所述第二导电类型体区内设有第一导电类型源区，所述第二导电类型体区上方设有栅氧化层、位于栅氧化层上的导电多晶硅、包围所述栅氧化层、导电多晶硅的绝缘介质层及源极金属，所述源极金属分别与第一导电类型源区、第二导电类型体区接触。
为了进一步实现以上技术目的，本发明还提出一种高压深沟槽型超结MOSFET的结构的制作方法，包括若干个相互并联的超结器件单元，其特征是，所述超结器件单元的制作方法包括如下步 骤：
第一步：选取第一导电类型硅衬底，作为第一导电类型衬底，采用外延工艺，在第一导电类型衬底上表面生长第一导电类型第一外延层；
第二步：在所述第一导电类型第一外延层表面继续生长第一导电类型第二外延层；
第三步：通过第一光刻板的遮挡，在第一导电类型第二外延层表面注入第二导电类型杂质，并高温推阱，在第一导电类型第二外延层内形成第二导电类型体区；
第四步：通过第二光刻板的遮挡，对第二导电类型体区进行刻蚀，在第二导电类型体区内及下方形成深沟槽，在所述深沟槽内填充第二导电类型硅材料，形成位于第二导电类型体区下方的第二导电类型柱，所述第二导电类型柱深入到第一导电类型第一外延层内的深度不超过5μm；
第五步：在第一导电类型第二外延层上热生长一层氧化层，在氧化层上淀积导电多晶硅，依次选择性刻蚀导电多晶硅和氧化层，得到栅氧化层及位于栅氧化层上的栅极多晶硅；
第六步：在第三光刻板的遮挡下，在第二导电类型体区表面注入第一导电类型离子，并高温推阱，在第二导电类型体区内形成第一导电类型源区；
第七步：在器件表面淀积绝缘介质层，选择性刻蚀绝缘介质层，形成金属接触通孔；
第九步：在金属接触通孔内淀积金属，得到源极金属，在第一导电类型衬底的下表面形成漏极金属。
进一步地，所述超结MOSFET的结构包括N型功率半导体器件的超结结构和P型功率半导体器件的超结结构，对于N型功率半导体器件的超结结构，所述第一导电类型为N型，所述第二导电类型为P型，对于P型半导体器件的超结结构，第一导电类型为P型，第二导电类型为N型。
进一步地，所述超结MOSFET的结构包括IGBT器件和MOSFET器件。
进一步地，所述第二导电类型柱深度大于40μm。
本发明具有以下优点：
1）本发明在现有超结结构的基础上，将外延层分为N型第一外延层和N型第二外延层，且N型第一外延层电阻率大于N型第二外延层的电阻率，根据所需要实现的不同电压对N型第一外延层和N型第二外延层进行不同电阻率和厚度的组合，形成超结MOS的EPI结构；
当器件耐压时，N型第二外延层主要用与P型柱形成超结结构，实现横向完全耗尽；N型第一外延层的电阻率大于N型第二外延层的电阻率，用于实现更高耐压能力，可以根据要实现的电压进行电阻率及厚度的调整，第一外延层的电阻率范围1ohm-300ohm，厚度2μm-700μm；
调整P型柱深入N型第一外延层的深度，当P型柱深入N型第一外延层距离为0μm，这时耐压能力最高，超过0μm后耐压能力成抛物线降低，如果超过5um电荷平衡失衡，电压会陡变降低，由于工艺一致性的原因，考虑片内一致性，一般工艺实现时P型柱控制在深入N型第一外延层的深度约为2.5μm；
2）本发明的超结结构可以实现600V~6500V耐压能力；其制造方法与现有工艺兼容，不需要增加额外的开发成本。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1为现有技术超结MOSFET元胞结构的剖视结构示意图。
图2为本发明超结MOSFET元胞结构的剖视结构示意图。
附图标记说明：1、N型衬底；2、N型第一外延层；3、N型第二外延层； 4、P型体区；5、N型源区；6、P型柱；7、栅氧化层；8、导电多晶硅；9、绝缘介质层；10、源极金属；11、漏极金属。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
本发明不限于以下的实施方式，在以下的说明中所参照的各图是为了能够对本发明的内容进行理解而设置的，即本发明不限于各图所举例的器件结构，既适用于IGBT器件，又适用于MOSFET器件。
实施例1：以N型平面栅超结MOSFET器件为例，所述第一导电类型为N型，第二导电类型为P型，一种高压深沟槽型超结MOSFET的结构，在俯视平面上，所述半导体器件包括有源区及包围所述有源区的终端区；
所述有源区包括若干个相互并联的超结器件单元，包括若干个相互并联的超结器件单元，所述超结器件单元包括N型第一外延层2及位于N型第一外延层2下方的N型衬底1，在所述N型第一外延层2上设有N型第二外延层3，所述N型第二外延层3内设有P型体区4，在所述P型体区4下方设有P型柱6，所述P型柱6从P型体区4底部穿过N型第二外延层3延伸至N型第一外延层2内，且P型柱6深入到N型第一外延层2内的深度不超过5μm，所述P型柱6深度大于40μm，所述N型第一外延层2的电阻率大于N型第二外延层3的电阻率，所述N型第一外延层2的电阻率为1ohm-300ohm，厚度为2μm~700μm；
所述P型体区4内设有N型源区5，所述P型体区4上方设有栅氧化层7、位于栅氧化层7上的导电多晶硅8、包围所述栅氧化层7、导电多晶硅8的绝缘介质层9及源极金属10，所述源极金属10分别与N型源区5、P型体区4接触。
如上实施例1的一种高压深沟槽型超结MOSFET的结构的制作方法，包括若干个相互并联的超结器件单元，所述超结器件单元的制作方法包括如下步 骤：
第一步：选取N型硅衬底，作为N型衬底2，采用外延工艺，在N型衬底1上表面生长N型第一外延层2；
第二步：在所述N型第一外延层2表面继续生长N型第二外延层3；
第三步：通过第一光刻板的遮挡，在N型第二外延层3表面注入P型杂质，并高温推阱，在N型第二外延层3内形成P型体区4；
第四步：通过第二光刻板的遮挡，对第二导电类型体区4进行刻蚀，在第二导电类型体区4内及下方形成深沟槽，在所述深沟槽内填充第二导电类型硅材料，形成位于第二导电类型体区4下方的第二导电类型柱6，所述第二导电类型柱6深入到第一导电类型第一外延层2内的深度不超过5μm；
第五步：在N型第二外延层3上热生长一层氧化层，在氧化层上淀积导电多晶硅，依次选择性刻蚀导电多晶硅和氧化层，得到栅氧化层7及位于栅氧化层7上的栅极多晶硅8；
第六步：在第三光刻板的遮挡下，在P型体区4表面注入N型离子，并高温推阱，在P型体区4内形成N型源区5；
第七步：在器件表面淀积绝缘介质层9，选择性刻蚀绝缘介质层9，形成金属接触通孔；
第九步：在金属接触通孔内淀积金属，得到源极金属10，在N型衬底1的下表面形成漏极金属11。
本发明通过调整P型柱6深入N型第一外延层2的深度、调整N型第一外延层2和N型第二外延层3的电阻率和厚度，可以实现不同的耐压能力；当P型柱6深入N型第一外延层2距离为0μm，这时耐压能力最高，超过0μm后耐压能力成抛物线降低，当超过5μm电荷平衡失衡，电压会陡变降低，由于工艺一致性的原因，考虑片内一致性，一般工艺实现时P型柱6控制在深入N型第一外延层2的深度约为2.5μm；例如，1000V产品，P型柱6深度约为52.5μm，N型第二外延层3的厚度约为50μm，电阻率约为4ohm，当P型柱6深度小于50μm，耐压只有约600V左右，当P型柱6深度大于55μm以后，电荷平衡失衡，耐压能力陡然降低 ，会低于600V；因此，P型柱6深入N型第一外延层2的深度介于0-5μm，通过调整上下外延层的电阻率及厚度，器件的耐压能力可以做的很高，且单位面积电阻也会很有优势。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。
Claims (8)
1.一种高压深沟槽型超结MOSFET的结构，包括若干个相互并联的超结器件单元，所述超结器件单元包括第一导电类型第一外延层（2）及位于第一导电类型第一外延层（2）下方的第一导电类型衬底（1），其特征在于，在所述第一导电类型第一外延层（2）上设有第一导电类型第二外延层（3），所述第一导电类型第二外延层（3）内设有第二导电类型体区（4），在所述第二导电类型体区（4）下方设有第二导电类型柱（6），所述第二导电类型柱（6）从第二导电类型体区（4）底部穿过第一导电类型第二外延层（3）延伸至第一导电类型第一外延层（2）内，且第二导电类型柱（6）深入到第一导电类型第一外延层（2）内的深度不超过5μm。
2.根据权利要求1所述的一种高压深沟槽型超结MOSFET的结构，其特征在于，所述第一导电类型第一外延层（2）的电阻率大于第一导电类型第二外延层（3）的电阻率。
3.根据权利要求1所述的一种高压深沟槽型超结MOSFET的结构，其特征在于，所述第一导电类型第一外延层（2）的电阻率为1ohm-300ohm，厚度为2μm~700μm。
4.根据权利要求1所述的一种高压深沟槽型超结MOSFET的结构，其特征在于，所述第二导电类型体区（4）内设有第一导电类型源区（5），所述第二导电类型体区（4）上方设有栅氧化层（7）、位于栅氧化层（7）上的导电多晶硅（8）、包围所述栅氧化层（7）、导电多晶硅（8）的绝缘介质层（9）及源极金属（10），所述源极金属（10）分别与第一导电类型源区（5）、第二导电类型体区（4）接触。
5.一种高压深沟槽型超结MOSFET的结构的制作方法，包括若干个相互并联的超结器件单元，其特征是，所述超结器件单元的制作方法包括如下步 骤：
第一步：选取第一导电类型硅衬底，作为第一导电类型衬底（1），采用外延工艺，在第一导电类型衬底（1）上表面生长第一导电类型第一外延层（2）；
第二步：在所述第一导电类型第一外延层（2）表面继续生长第一导电类型第二外延层（3）；
第三步：通过第一光刻板的遮挡，在第一导电类型第二外延层（3）表面注入第二导电类型杂质，并高温推阱，在第一导电类型第二外延层（3）内形成第二导电类型体区（4）；
第四步：通过第二光刻板的遮挡，对第二导电类型体区（4）进行刻蚀，在第二导电类型体区（4）内及下方形成深沟槽，在所述深沟槽内填充第二导电类型硅材料，形成位于第二导电类型体区（4）下方的第二导电类型柱（6），所述第二导电类型柱（6）深入到第一导电类型第一外延层（2）内的深度不超过5μm；
第五步：在第一导电类型第二外延层（3）上热生长一层氧化层，在氧化层上淀积导电多晶硅，依次选择性刻蚀导电多晶硅和氧化层，得到栅氧化层（7）及位于栅氧化层（7）上的栅极多晶硅（8）；
第六步：在第三光刻板的遮挡下，在第二导电类型体区（4）表面注入第一导电类型离子，并高温推阱，在第二导电类型体区（4）内形成第一导电类型源区（5）；
第七步：在器件表面淀积绝缘介质层（9），选择性刻蚀绝缘介质层（9），形成金属接触通孔；
第九步：在金属接触通孔内淀积金属，得到源极金属（10），在第一导电类型衬底（1）的下表面形成漏极金属（11）。
6.根据权利要求5所述的一种高压深沟槽型超结MOSFET的结构的制作方法，其特征在于，所述超结MOSFET的结构包括N型功率半导体器件的超结结构和P型功率半导体器件的超结结构，对于N型功率半导体器件的超结结构，所述第一导电类型为N型，所述第二导电类型为P型，对于P型半导体器件的超结结构，第一导电类型为P型，第二导电类型为N型。
7.根据权利要求5所述的一种高压深沟槽型超结MOSFET的结构的制作方法，其特征在于，所述超结MOSFET的结构包括IGBT器件和MOSFET器件。
8.根据权利要求5所述的一种高压深沟槽型超结MOSFET的结构的制作方法，其特征在于，所述第二导电类型柱（6）深度大于40μm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910373790.0A CN110010693B (zh) | 2019-05-07 | 2019-05-07 | 一种高压深沟槽型超结mosfet的结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910373790.0A CN110010693B (zh) | 2019-05-07 | 2019-05-07 | 一种高压深沟槽型超结mosfet的结构及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110010693A CN110010693A (zh) | 2019-07-12 |
| CN110010693B true CN110010693B (zh) | 2024-03-12 |
Family
ID=67175900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910373790.0A Active CN110010693B (zh) | 2019-05-07 | 2019-05-07 | 一种高压深沟槽型超结mosfet的结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110010693B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN204375758U (zh) * | 2015-01-28 | 2015-06-03 | 无锡新洁能股份有限公司 | 具有超高元胞密度的深沟槽功率mos器件 |
| US9293527B1 (en) * | 2014-12-03 | 2016-03-22 | Force Mos Technology Co., Ltd. | Super-junction trench MOSFET structure |
| CN107342326A (zh) * | 2017-07-04 | 2017-11-10 | 无锡新洁能股份有限公司 | 一种降低导通电阻的功率半导体器件及制造方法 |
| CN107799419A (zh) * | 2016-08-31 | 2018-03-13 | 无锡华润华晶微电子有限公司 | 超级结功率器件及其制备方法 |
| CN109686781A (zh) * | 2018-12-14 | 2019-04-26 | 无锡紫光微电子有限公司 | 一种多次外延的超结器件制作方法 |
| CN209981223U (zh) * | 2019-05-07 | 2020-01-21 | 无锡紫光微电子有限公司 | 一种高压深沟槽型超结mosfet的结构 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285469B2 (en) * | 2005-09-02 | 2007-10-23 | Intersil Americas | Bipolar method and structure having improved BVCEO/RCS trade-off made with depletable collector columns |
| US9099320B2 (en) * | 2013-09-19 | 2015-08-04 | Force Mos Technology Co., Ltd. | Super-junction structures having implanted regions surrounding an N epitaxial layer in deep trench |
-
2019
- 2019-05-07 CN CN201910373790.0A patent/CN110010693B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9293527B1 (en) * | 2014-12-03 | 2016-03-22 | Force Mos Technology Co., Ltd. | Super-junction trench MOSFET structure |
| CN204375758U (zh) * | 2015-01-28 | 2015-06-03 | 无锡新洁能股份有限公司 | 具有超高元胞密度的深沟槽功率mos器件 |
| CN107799419A (zh) * | 2016-08-31 | 2018-03-13 | 无锡华润华晶微电子有限公司 | 超级结功率器件及其制备方法 |
| CN107342326A (zh) * | 2017-07-04 | 2017-11-10 | 无锡新洁能股份有限公司 | 一种降低导通电阻的功率半导体器件及制造方法 |
| CN109686781A (zh) * | 2018-12-14 | 2019-04-26 | 无锡紫光微电子有限公司 | 一种多次外延的超结器件制作方法 |
| CN209981223U (zh) * | 2019-05-07 | 2020-01-21 | 无锡紫光微电子有限公司 | 一种高压深沟槽型超结mosfet的结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110010693A (zh) | 2019-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9786736B2 (en) | Power semiconductor device | |
| CN102468337B (zh) | 半导体器件 | |
| US8390058B2 (en) | Configurations and methods for manufacturing devices with trench-oxide-nano-tube super-junctions | |
| US8188521B2 (en) | Power semiconductor device | |
| US7943989B2 (en) | Nano-tube MOSFET technology and devices | |
| US8330213B2 (en) | Power semiconductor devices, methods, and structures with embedded dielectric layers containing permanent charges | |
| US20100032791A1 (en) | Semiconductor device and method of manufacturing the same | |
| US7268395B2 (en) | Deep trench super switch device | |
| US20160300905A1 (en) | Semiconductor Device Including a Superjunction Structure with Drift Regions and Compensation Structures | |
| CN102473721A (zh) | 半导体装置 | |
| CN102456716A (zh) | 半导体器件 | |
| JP2008182054A (ja) | 半導体装置 | |
| JP2013141005A (ja) | 高電圧垂直トランジスタで集積された検知トランジスタ | |
| CN110010694B (zh) | 一种高压多次外延型超结mosfet的结构及制造方法 | |
| CN101404282A (zh) | 半导体装置及其制造方法 | |
| CN105745758A (zh) | 绝缘栅双极晶体管 | |
| CN105448997A (zh) | 改善反向恢复特性及雪崩能力的超结mos器件及其制造方法 | |
| CN209981223U (zh) | 一种高压深沟槽型超结mosfet的结构 | |
| CN209981222U (zh) | 一种高压多次外延型超结mosfet的结构 | |
| US8847307B2 (en) | Power semiconductor devices, methods, and structures with embedded dielectric layers containing permanent charges | |
| CN202205755U (zh) | 具有超结结构的平面型功率mosfet器件 | |
| CN105633153A (zh) | 超级结半导体器件及其形成方法 | |
| CN110010693B (zh) | 一种高压深沟槽型超结mosfet的结构及其制作方法 | |
| CN108695372B (zh) | 一种超结半导体器件 | |
| CN105304687A (zh) | 用于纳米管mosfet的端接设计 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20240613 Address after: 100000 106A, Floor 1, B-1, Zhongguancun Dongsheng Science Park, 66 Xixiaokou Road, Haidian District, Northern Territory, Beijing Patentee after: ZIGUANG TONGXIN MICROELECTRONICS CO.,LTD. Country or region after: China Address before: 214135 Jiangsu Wuxi New District, 200, Linghu Road, China, four floor, D2 International Innovation Park, China sensor network. Patentee before: WUXI UNIGROUP MICROELECTRONICS CO.,LTD. Country or region before: China |