CN107342326A - 一种降低导通电阻的功率半导体器件及制造方法 - Google Patents

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Abstract

本发明涉及一种降低导通电阻的功率半导体器件及制造方法，其特征在于：在超结结构的第一导电类型柱和第二导电类型柱之间设置第二绝缘介质层，所述第二绝缘介质层顶端在第二导电类型体区底部下方0µm至10µm处，且底端在第二导电类型柱底部上方0µm至10µm处，第二导电类型柱底部不存在第二绝缘介质层，且与第一导电类型漂移区连接；本发明超结结构中的第二绝缘介质层能够有效抑制第一导电类型柱和第二导电类型柱中的掺杂杂质互相扩散，降低第一导电类型柱和第二导电类型柱的电阻率，进而降低器件的导通电阻，同时该结构不需要额外的光刻板，工艺也与现有半导体工艺兼容，节省了生产成本。

Description

一种降低导通电阻的功率半导体器件及制造方法
技术领域
本发明涉及一种功率半导体器件及制造方法，尤其是一种降低导通电阻的功率半导体器件及制造方法，属于半导体器件的制造技术领域。
背景技术
在功率半导体器件领域，超结结构（Super Junction）已经被广泛采用，对比传统功率MOSFET器件，超结结构MOSFET器件能获得更加优异的器件耐压与导通电阻的折中关系。超结结构形成于半导体器件的漂移区内，形成于述漂移区内的超结结构包括N导电类型柱（N柱）和P导电类型柱（P柱），N柱与P柱交替邻接设置而成的多个P-N柱对形成超结结构。N柱具有N导电类型杂质，P柱具有P导电类型杂质，且N柱的杂质量与P柱的杂质量保持一致。当具有超结结构的MOSFET器件截止时，超结结构中的N柱和P柱分别被耗尽，耗尽层从每个N柱与P柱间的P-N结界面延伸，由于N柱内的杂质量和P柱内的杂质量相等，因此耗尽层延伸并且完全耗尽N柱与P柱，从而支持器件耐压；当器件导通时，由于超结器件漂移区的电阻率更低，因此，超结功率半导体器件能够打破“硅极限”，获得较低的导通电阻。
对于中低压功率半导体器件，由于N柱与P柱中的掺杂杂质浓度较高，且N柱与P柱互相间隔，因此，N柱与P柱中的掺杂杂质互相扩散的效果很强烈，导致N柱与P柱中的电阻率上升，这一点在生产过程中很难消除，漂移区电阻率上升，导致器件的导通电阻偏大。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种降低导通电阻的沟槽栅型功率半导体器件及制造方法，通过在第一导电类型柱和第二导电类型柱之间设置一层绝缘介质层，能够明显抑制第一导电类型柱与第二导电类型柱中掺杂杂质的互相扩散，从而降低器件的导通电阻，该器件制造方法与现有半导体工艺兼容，制造成本低。
为实现以上技术目的，本发明的技术方案是：一种降低导通电阻的功率半导体器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区包括半导体基板，所述半导体基板包括第一导电类型衬底及位于第一导电类型衬底上的第一导电类型漂移区，所述第一导电类型漂移区的上表面为半导体基板的第一主面，所述第一导电类型衬底的下表面为半导体基板的第二主面；所述第一导电类型漂移区内设置有若干超结结构，所述超结结构由第一导电类型柱和第二导电类型柱交替排布而成，所述第一导电类型柱和第二导电类型柱沿着第一主面指向第二主面的方向延伸；在第二导电类型柱上设有第二导电类型体区，且第二导电类型体区设于第一导电类型漂移区内，所述第二导电类型体区内设有第一导电类型源区，所述第一导电类型源区设置在第二导电类型体区的两侧，所述第二导电类型体区之间设有栅氧化层和栅极多晶硅，所述栅极多晶硅上覆盖有第一绝缘介质层，半导体基板的第一主面上设置源极金属，所述源极金属与第二导电类型体区、第一导电类型源区欧姆接触，半导体基板的第二主面下设置漏极金属，所述漏极金属与第一导电类型衬底欧姆接触，其特征在于：所述第一导电类型柱和第二导电类型柱之间设置有第二绝缘介质层，所述第二绝缘介质层顶端在第二导电类型体区底部下方0µm至10µm处，且底端在第二导电类型柱底部上方0µm至10µm处。所述第二绝缘介质层（13）的厚度范围为0.0001µm至10µm。
进一步地，对于N型功率半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型功率半导体器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
进一步地，所述第二导电类型柱底部不存在第二绝缘介质层，且与第一导电类型漂移区连接。
进一步地，所述第二绝缘介质层的厚度范围为0.0001µm至10µm。
进一步地，根据器件类型，所述功率半导体器件为金属氧化物半导体场效应晶体管或绝缘栅双极型晶体管，根据器件栅极结构，所述功率半导体器件为沟槽栅型器件或平面栅型器件。
进一步地，所述栅氧化层和栅极多晶硅同时位于第一导电类型源区之间。
为了进一步实现以上技术目的，本发明还提出一种降低导通电阻的沟槽栅型功率半导体器件的制作方法，包括如下步骤：
步骤一. 提供一半导体基板，所述半导体基板包括第一导电类型衬底及生长在第一导电类型衬底上的第一导电类型漂移区，所述第一导电类型漂移区的上表面为第一主面，第一导电类型衬底的下表面为第二主面；
步骤二. 在第一主面上淀积硬掩膜层，对硬掩膜层进行刻蚀，形成多个用于沟槽刻蚀的硬掩膜窗口，通过硬掩膜层的掩蔽，在第一导电类型漂移区内刻蚀形成若干个深沟槽，所述深沟槽从第一主面向第一导电类型漂移区内延伸；
步骤三. 去除硬掩膜层，在深沟槽的侧壁与底部，以及第一主面上淀积一层绝缘介质；
步骤四. 通过刻蚀将深沟槽底部与第一主面上的绝缘介质去掉，保留深沟槽侧壁上的绝缘介质，形成第二绝缘介质层；
步骤五. 在深沟槽内填充第二导电类型材料，形成第二导电类型柱，所述第二导电类型柱之间的第一导电类型漂移区作为第一导电类型柱，所述第一导电类型柱和第二导电类型柱形成交替分布的超结结构；
步骤六. 在半导体基板的第一主面上注入第二导电类型离子，然后推阱，形成第二导电类型体区；
步骤七. 在第二导电类型体区之间依次淀积一层氧化层和一层导电半导体层，依次形成栅氧化层和栅极多晶硅；
步骤八. 通过光刻板的遮挡，在第二导电类型体区内注入第一导电类型离子，形成第一导电类型源区；
步骤九. 在半导体基板的第一主面上淀积一层绝缘介质层，形成第一绝缘介质层，通过光刻板的遮挡，对第一绝缘介质层进行刻蚀开孔，在第一导电类型源区和第二导电类型体区上形成源极接触孔，在源极接触孔内填充金属，形成源极金属，在半导体基板的第二主面上淀积金属，形成漏极金属。
进一步地，所述步骤四的绝缘介质在刻蚀过程中，由于深沟槽侧壁上的绝缘介质是竖直的或接近竖直，会保留下来，且通过控制刻蚀绝缘介质的厚度，将深沟槽侧壁上的绝缘介质的顶端刻蚀掉，形成第二绝缘介质层。
进一步地，所述步骤六和步骤七的制作顺序可以互换，可以先形成第二导电类型体区再形成栅氧化层和栅极多晶硅或者先形成栅氧化层和栅极多晶硅再形成第二导电类型体区。
与传统功率半导体器件相比，本发明具有以下优点：
1）与传统功率半导体器件结构相比，本发明通过在第一导电类型柱和第二导电类型柱之间设置一层绝缘介质层，能够有效抑制杂质离子的互相扩散，从而降低第一导电类型柱和第二导电类型柱的电阻率，进而降低功率器件的导通电阻；
2）与传统功率半导体器件相比，由于绝缘介质层能够承受的最大电场大于半导体材料能够承受的最大电场，所以，本发明的击穿电压比传统的没有绝缘介质的结构高或者相当；
3）与传统功率半导体器件工艺相比，本发明不需要额外的光刻板，工艺也与现有工艺兼容，所以节省了生产成本。
附图说明
图1为本发明实施例1的俯视平面图。
图2为本发明实施例1半导体基板的剖视结构示意图。
图3为本发明实施例1形成深沟槽的剖视结构示意图。
图4为本发明实施例1形成绝缘介质的剖视结构示意图。
图5为本发明实施例1形成第二绝缘介质层的剖视结构示意图。
图6 为本发明实施例1形成P型柱的剖视结构示意图。
图7为本发明实施例1形成P型体区的剖视结构示意图。
图8 为本发明实施例1形成栅沟槽的剖视结构示意图。
图9为本发明实施例1形成栅氧化层的剖视结构示意图。
图10为本发明实施例1形成栅极多晶硅的剖视结构示意图。
图11 为本发明实施例1形成N型源区的剖视结构示意图。
图12为本发明实施例1的N型沟槽栅型超结半导体器件的剖视结构示意图。
图13为本发明实施例2的N型平面栅型超结半导体器件的剖面结构示意图。
图14为本发明与传统结构的电流电压曲线对比图。
附图标记说明：01—第一导电类型漂移区；02—第一导电类型衬底；03—第一导电类型柱；04—第二导电类型柱；05—第二导电类型体区；06—第一导电类型源区；07—栅沟槽；08—栅氧化层；09—栅极多晶硅；10—第一绝缘介质层；11—源极金属；12—漏极金属；13—第二绝缘介质层；14—元胞区；15-终端保护区；001—第一主面；002—第二主面；1—硬掩膜层；2—深沟槽；3—绝缘介质；4—氧化层。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
本发明不限于以下的实施方式，在以下的说明中所参照的各图是为了能够对本发明的内容进行理解而设置的，即本发明不限于各图所举例的器件结构，适用于沟槽栅型功率半导体器件和平面栅型半导体器件的所有结构，所述功率半导体器件为金属氧化物半导体场效应晶体管或绝缘栅双极型晶体管。
如附图1和图12所示，以N型沟槽栅型超结半导体器件为例，所述第一导电类型为N型导电，所述第二导电类型为P型导电；一种降低导通电阻的N型沟槽栅型超结半导体器件，包括元胞区14和终端保护区15，所述元胞区14位于器件的中心区，所述终端保护区15环绕在所述元胞区14的周围，所述元胞区14包括半导体基板，所述半导体基板包括N型衬底02及位于N型衬底02上的N型漂移区01，所述N型漂移区01的上表面为半导体基板的第一主面001，所述N型衬底02的下表面为半导体基板的第二主面002；所述N型漂移区01内设置有若干超结结构，所述超结结构由N型柱03和P型柱04交替排布而成，所述N型柱03和P型柱04沿着第一主面001指向第二主面002的方向延伸；在P型柱04上设有P型体区05，且P型体区05设置于N型漂移区01内，所述P型体区05内设有N型源区06，所述N型源区06设置在P型体区05的两侧，所述P型体区05之间设有栅沟槽07，且P型体区05内的N型源区06与栅沟槽07邻接，所述栅沟槽07内设有栅氧化层08和栅极多晶硅09，栅沟槽07上覆盖有第一绝缘介质层10，所述栅极多晶硅09被栅氧化层08和第一绝缘介质层10包裹；半导体基板的第一主面001上设置源极金属11，所述源极金属11与P型体区05、N型源区06欧姆接触，半导体基板的第二主面002下设置漏极金属12，所述漏极金属12与N型衬底02欧姆接触，其特征在于：所述N型柱03和P型柱04之间设置有第二绝缘介质层13，所述第二绝缘介质层13顶端在P型体区05底部下方0µm至10µm处，且底端在P型柱04底部上方0µm至10µm处，P型柱04底部不存在第二绝缘介质层13，且与N型漂移区连接,所述第二绝缘介质层13的厚度范围为0.0001µm至10µm。
本发明实施例1的降低导通电阻的N型沟槽栅型超结半导体器件可以通过下述工艺步骤制备得到，包括如下步骤：
如图2所示，步骤一. 提供一半导体基板，所述半导体基板包括N型衬底02及生长在N型衬底02上的N型漂移区01，所述N型漂移区01的上表面为第一主面001，N型衬底02的下表面为第二主面002；
如图3所示，步骤二. 在第一主面001上淀积硬掩膜层1，选择性地刻蚀硬掩膜层1，形成多个用于沟槽刻蚀的硬掩膜窗口，通过硬掩膜层1的掩蔽，在第一主面001的表面利用各向异性刻蚀方法进行刻蚀，在N型漂移区01内形成多个深沟槽2，所述深沟槽2从第一主面001向N型漂移区01延伸；
如图4所示，步骤三. 去除硬掩膜层1，在深沟槽2的侧壁与底部，以及第一主面001上形成绝缘介质3；
如图5所示，步骤四. 将深沟槽2底部与第一主面001上的绝缘介质3刻蚀掉，由于深沟槽1侧壁上的绝缘介质3是竖直或接近竖直的，所以在刻蚀过程中会保留下来。刻蚀工艺中通过控制刻蚀绝缘介质3的厚度，可以将深沟槽1侧壁上绝缘介质3的顶端刻蚀掉，形成第二绝缘介质层13。
如图6所示，步骤五. 在深沟槽2内填充P型材料，形成P型柱04，所述P型柱04之间的N型漂移区01作为N型柱03，所述N型柱03和P型柱04形成交替分布的超结结构；
如图7所示，步骤六. 通过光刻板的遮挡，在半导体基板的第一主面001上注入P型离子，然后推阱，形成P型体区05；
如图8所示，步骤七. 在半导体基板的第一主面001上进行选择性刻蚀，形成栅沟槽07；
如图9所示，步骤八. 在栅沟槽07侧壁、底部及第一主面001上生长一层氧化层4；
如图10所示，步骤九. 在氧化层4上淀积一层导电半导体层，通过光刻板的遮挡，对导电半导体层进行刻蚀，保留栅沟槽07内的导电半导体层形成栅极多晶硅09，对氧化层4进行刻蚀，保留栅沟槽07内的氧化层4形成栅氧化层08；
如图11所示，步骤十. 通过光刻版的遮挡，在P型体区05内注入N型离子，形成N型源区06；
如图12所示，步骤十一. 在半导体基板的第一主面001上淀积一层绝缘介质层，形成第一绝缘介质层10，通过光刻板的遮挡，对第一绝缘介质层10进行刻蚀开孔，在第一导电类型源区06和第二导电类型体区05上形成源极接触孔，在源极接触孔内填充金属，形成源极金属11，在半导体基板的第二主面002上淀积金属，形成漏极金属12。
如图13所示，为本发明实施例2的N型平面栅型超结半导体器件的剖面结构示意图，一种降低导通电阻的N型平面栅型超结半导体器件，包括元胞区14和终端保护区15，所述元胞区14位于器件的中心区，所述终端保护区15环绕在所述元胞区14的周围，所述元胞区14包括半导体基板，所述半导体基板包括N型衬底02及位于N型衬底02上的N型漂移区01，所述N型漂移区01的上表面为半导体基板的第一主面001，所述N型衬底02的下表面为半导体基板的第二主面002；所述N型漂移区01内设置有若干超结结构，所述超结结构由N型柱03和P型柱04交替排布而成，所述N型柱03和P型柱04沿着第一主面001指向第二主面002的方向延伸；在P型柱04上设有P型体区05，且P型体区05设置于N型漂移区01内，所述P型体区05内设有N型源区06，所述N型源区06设置在P型体区05的两侧，所述P型体区05之间的第一主面001上设有栅氧化层08，所述栅氧化层08上覆盖有栅极多晶硅09，所述栅极多晶硅09上覆盖有第一绝缘介质层10；半导体基板的第一主面001上设置源极金属11，所述源极金属11与P型体区05、N型源区06欧姆接触，半导体基板的第二主面002下设置漏极金属12，所述漏极金属12与N型衬底02欧姆接触，其特征在于：所述N型柱03和P型柱04之间设置有第二绝缘介质层13，所述第二绝缘介质层13顶端在P型体区05底部下方0µm至10µm处，且底端在P型柱04底部上方0µm至10µm处，P型柱04底部不存在第二绝缘介质层13，且与N型漂移区连接,所述第二绝缘介质层13的厚度范围为0.0001µm至10µm。
如图14所示，为本发明与传统结构的电流电压曲线对比图，该电流电压曲线的测试条件为栅极电压10V，源极接地，在漏极上逐渐增加电压，从图中可知，曲线的斜率代表导通电阻，本发明结构的导通电阻明显小于传统结构；例如，在漏极电流为1A时，本发明超结结构的特征导通电阻为1.9Ω∙mm2，传统结构的特征导通电阻为2.6Ω∙mm2，本发明超结结构的特征导通电阻相比传统结构下降了27%。
本发明的工作原理：以第一导电类型为N型导电作为例子进行工作原理的说明，本发明器件工作在导通状态时，栅极多晶硅09与漏极金属12接高电位，源极金属11接地，电子载流子从N型源区06通过P型体区05内的导电沟道进入N型柱03中，然后电子载流子经过N型漂移区01从N型衬底02进入漏极金属12；本发明器件在承受耐压时，栅极多晶硅09和源极金属11接地，漏极金属12加压，加压过程中N型柱03与P型柱04能够完全耗尽，产生横向电场，且第二绝缘介质层13位于横向电场最大处，即N型柱03与P型柱04的交界处，所以第二绝缘介质层13的内部的电场最强，由于第二绝缘介质13能够承受的最大电场大于半导体材料能够承受的最大电场，所以，本发明的击穿电压会比传统没有第二绝缘介质13的结构高或者相当。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。

Claims (9)

1.一种降低导通电阻的功率半导体器件，包括元胞区（14）和终端保护区（15），所述元胞区（14）位于器件的中心区，所述终端保护区（15）环绕在所述元胞区（14）的周围，所述元胞区（14）包括半导体基板，所述半导体基板包括第一导电类型衬底（02）及位于第一导电类型衬底（02）上的第一导电类型漂移区（01），所述第一导电类型漂移区（01）的上表面为半导体基板的第一主面（001），所述第一导电类型衬底（02）的下表面为半导体基板的第二主面（002）；所述第一导电类型漂移区（01）内设置有若干超结结构，所述超结结构由第一导电类型柱（03）和第二导电类型柱（04）交替排布而成，所述第一导电类型柱（03）和第二导电类型柱（04）沿着第一主面（001）指向第二主面（002）的方向延伸；在第二导电类型柱（04）上设有第二导电类型体区（05），且第二导电类型体区（05）设于第一导电漂移区（01）内，所述第二导电类型体区（05）内设有第一导电类型源区（06），所述第一导电类型源区（06）设置在第二导电类型体区（05）的两侧，所述第二导电类型体区（05）之间设有栅氧化层（08）和栅极多晶硅（09），所述栅极多晶硅（09）上覆盖有第一绝缘介质层（10），所述半导体基板的第一主面（001）上设置源极金属（11），所述源极金属（11）与第二导电类型体区（05）、第一导电类型源区（06）欧姆接触，半导体基板的第二主面（002）下设置漏极金属（12），所述漏极金属（12）与第一导电类型衬底（02）欧姆接触，其特征在于：所述第一导电类型柱（03）和第二导电类型柱（04）之间设置有第二绝缘介质层（13），所述第二绝缘介质层（13）顶端在第二导电类型体区（05）底部下方0µm至10µm处，且底端在第二导电类型柱（04）底部上方0µm至10µm处。
2.根据权利要求1所述的一种降低导通电阻的功率半导体器件，其特征在于：对于N型功率半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型功率半导体器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
3.根据权利要求1所述的一种降低导通电阻的功率半导体器件，其特征在于：所述第二导电类型柱（04）底部不存在第二绝缘介质层（13），且与第一导电类型漂移区（01）连接。
4.根据权利要求1所述的一种降低导通电阻的功率半导体器件，其特征在于：所述第二绝缘介质层（13）的厚度范围为0.0001µm至10µm。
5.根据权利要求1所述的一种降低导通电阻的功率半导体器件，其特征在于：根据器件类型，所述功率半导体器件为金属氧化物半导体场效应晶体管或绝缘栅双极型晶体管，根据器件栅极结构，所述功率半导体器件为沟槽栅型器件或平面栅型器件。
6.根据权利要求1所述的一种降低导通电阻的功率半导体器件，其特征在于，所述栅氧化层（08）和栅极多晶硅（09）同时位于第一导电类型源区（06）之间。
7.一种降低导通电阻的功率半导体器件的制作方法，其特征是，包括如下步骤：
步骤一. 提供一半导体基板，所述半导体基板包括第一导电类型衬底（02）及生长在第一导电类型衬底（02）上的第一导电类型漂移区（01），所述第一导电类型漂移区（01）的上表面为第一主面（001），第一导电类型衬底（02）的下表面为第二主面（002）；
步骤二. 在第一主面（001）上淀积硬掩膜层（1），对硬掩膜层（1）进行刻蚀，形成多个用于沟槽刻蚀的硬掩膜窗口，通过硬掩膜层（1）的掩蔽，在第一导电类型漂移区（01）内刻蚀形成若干个深沟槽（2），所述深沟槽（2）从第一主面（001）向第一导电类型漂移区（01）内延伸；
步骤三. 去除硬掩膜层（1），在深沟槽（2）的侧壁与底部，以及第一主面（001）上淀积一层绝缘介质（3）；
步骤四. 通过刻蚀将深沟槽（2）底部与第一主面（001）上的绝缘介质（3）去掉，保留深沟槽（2）侧壁上的绝缘介质（3），形成第二绝缘介质层（13）；
步骤五. 在深沟槽（2）内填充第二导电类型材料，形成第二导电类型柱（04），所述第二导电类型柱（04）之间的第一导电类型漂移区（01）作为第一导电类型柱（03），所述第一导电类型柱（03）和第二导电类型柱（04）形成交替分布的超结结构；
步骤六. 在半导体基板的第一主面（001）上注入第二导电类型离子，然后推阱，形成第二导电类型体区（05）；
步骤七. 在第二导电类型体区（05）之间依次淀积一层氧化层和一层导电半导体层，依次形成栅氧化层（08）和栅极多晶硅（09）；
步骤八. 通过光刻板的遮挡，在第二导电类型体区（05）内注入第一导电类型离子，形成第一导电类型源区（06）；
步骤九. 在半导体基板的第一主面（001）上淀积一层绝缘介质层，形成第一绝缘介质层（10），通过光刻板的遮挡，对第一绝缘介质层（10）进行刻蚀开孔，在第一导电类型源区（06）和第二导电类型体区（05）上形成源极接触孔，在源极接触孔内填充金属，形成源极金属（11），在半导体基板的第二主面（002）上淀积金属，形成漏极金属（12）。
8.根据权利要求7所述的一种降低导通电阻的功率半导体器件的制作方法，其特征在于，所述步骤四的绝缘介质（3）在刻蚀过程中，由于深沟槽（2）侧壁上的绝缘介质（3）是竖直的或接近竖直，会保留下来，且通过控制刻蚀绝缘介质（3）的厚度，将深沟槽（2）侧壁上的绝缘介质（3）的顶端刻蚀掉，形成第二绝缘介质层（13）。
9.根据权利要求7所述的一种降低导通电阻的功率半导体器件的制作方法，其特征在于，所述步骤六和步骤七的制作顺序可以互换，可以先形成第二导电类型体区（05）再形成栅氧化层（08）和栅极多晶硅（09）或者先形成栅氧化层（08）和栅极多晶硅（09）再形成第二导电类型体区（05）。
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