CN105006484A - 一种超结半导体器件及其制造方法 - Google Patents

一种超结半导体器件及其制造方法 Download PDF

Info

Publication number
CN105006484A
CN105006484A CN201510323329.6A CN201510323329A CN105006484A CN 105006484 A CN105006484 A CN 105006484A CN 201510323329 A CN201510323329 A CN 201510323329A CN 105006484 A CN105006484 A CN 105006484A
Authority
CN
China
Prior art keywords
super
conductivity type
interarea
junction structure
junction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510323329.6A
Other languages
English (en)
Inventor
朱袁正
李宗清
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi NCE Power Co Ltd
Original Assignee
Wuxi NCE Power Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi NCE Power Co Ltd filed Critical Wuxi NCE Power Co Ltd
Priority to CN201510323329.6A priority Critical patent/CN105006484A/zh
Publication of CN105006484A publication Critical patent/CN105006484A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及一种超结半导体器件及其制造方法，其超结结构的单元尺寸为W，其中，超结结构中第一导电类型柱的宽度为W1，超结结构中第二导电类型柱的宽度为W2，W=W1+W2；器件元胞的单元尺寸为W3；超结结构中任一第二导电类型柱与至少一个第二导电类型体区相接触，超结结构的单元尺寸W小于器件元胞的单元尺寸W3，且超结结构中第一导电类型柱的宽度W1不小于第二导电类型柱的宽度W2。本发明可以有效的解决现有漂移区中超结结构单元尺寸缩小与器件元胞间直接的矛盾，可以更进一步降低器件导通电阻，具有更好的开关特性，可以在不增加工艺成本和工艺难度的情况下，显著缩小超结结构单元尺寸。

Description

一种超结半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及制造方法，尤其是一种超结半导体器件及其制造方法，属于超结半导体器件的技术领域。
背景技术
在中高压功率半导体器件领域，超结结构（Super Junction）已经被广泛采用，对比传统功率MOSFET器件，超结结构能获得更加优异的器件耐压与导通电阻的折中关系。超结结构形成于半导体器件的漂移区内，形成于述漂移区内的超结结构包括N导电类型柱（N柱）和P导电类型柱（P柱），N柱与P柱交替邻接设置而成的多个P-N柱对形成超结结构。N柱具有N导电类型杂质，P柱具有P导电类型杂质，且N柱的杂质量与P柱的杂质量保持一致。当具有超结结构的MOSFET器件截止时，超结结构中的N柱和P柱分别被耗尽，耗尽层从每个N柱与P柱间的P-N结界面延伸，由于N柱内的杂质量和P柱内的杂质量相等，因此耗尽层延伸并且完全耗尽N柱与P柱，从而支持器件耐压。当器件导通时，由于超结器件漂移区的电阻率更低，所以超结器件的导通电阻可以较普通器件大幅度降低。超结MOSFET器件的特征导通电阻较普通VDMOS器件可以降低70%左右。
影响超结器件耐压主要有以下几个因素：1）、超结结构深度（厚度）；2）、超结器件中超结结构的结构单元尺寸（pitch）；3）、漂移区杂质浓度。由于漂移区的杂质浓度降低虽然可以提供耐压，但会增大器件导通电阻。因此，为增大器件耐压，并降低器件的导通电阻，一般采用减小元胞尺寸，降低漂移区的电阻率，提高超结结构深度的方式。但在实际工艺中，提高超结结构深度会增大P柱的深宽比，增加器件制造难度和制造成本，超结结构深度很难大幅度增加。
采用减小超结结构的单元尺寸是目前实际产品中最常用的方式，超结结构的单元尺寸是指N柱的宽度与P柱的宽度之和。减小超结结构的单元尺寸可以减小器件耐压时器件底部耗尽层曲率，提高器件耐压。当漂移区浓度增加时，器件耐压会下降，但更小超结结构单元尺寸的器件耐压下降幅度也会更小。附图5为100～200V产品器件不同超结结构单元尺寸时器件耐压与漂移层浓度之间的关系图，明显超结结构单元尺寸为4μm的超结结构较超结结构单元尺寸为5μm的超结结构具有更好的耐压特性，在保证耐压的前提下允许使用更浓的漂移区浓度，利于降低导通电阻。此外，更小的超结结构单元尺寸在器件N/P载流子浓度不平衡时，也会有更好的工艺窗口。而目前600V实际产品中，超结结构单元尺寸已经从最初的16μm～19μm的降低到10μm左右，与此同时，通过增加漂移区浓度，超结半导体器件的特征导通电阻从5Ω.mm2降低到1.5Ω.mm2左右。
如图4所示，为现有常规具有超结结构的MOS器件结构图，当超结结构的单元尺寸缩小到一定程度后，表面MOS结构尺寸也必须随着漂移区内超结结构单元尺寸急剧缩小。这样的缩小会带来很多问题，比如相邻P型体区间JFET效益加剧，器件的导通电阻（Rdson）在相同耐压要求的情况下无法进一步下降；超结结构单元尺寸缩小导致的表面MOS结构缩小甚至无法达到工艺制造要求。中国专利ZL201080021229.3公开的超结结构虽然可以解决超结结构单元尺寸缩小与表面MOS结构之间的矛盾，但由于栅极下的P柱占据了关键的JFET区域，使得实际产品导通电阻会大幅度上升。
同时，漂移区内纵向超结结构的制备难度会随着超结结构深宽比的增加急剧上升。如美国专利US7601597B2中提及的深沟槽刻蚀、外延填充的方式制造方式，漂移区中的P柱宽度大于等于深沟槽宽度。当超结结构的单元尺寸缩小时，意味着深沟槽的在相同深度下，沟槽宽度缩小，沟槽深宽比增大。更大的深宽比的沟槽在刻蚀和外延填充时都面临更大的工艺难度，当深沟槽深度在35μm以上、宽度在3μm以下时，现有设备和制造工艺面临极大的挑战。而在传统的多次光刻、注入、外延的制造方法中，由于经历多次外延的热过程，漂移区中的P型柱宽度很难做到较小尺寸。
基于上述原因，一种可以突破现有超结结构尺寸与表面MOS结构尺寸之间矛盾，适合超小超结结构尺寸的超结器件结构是非常必要的；同时，还需要一种对应的超小超结结构单元尺寸的超结器件的制造方法，在不增加工艺现有工艺难度和制造成本的前提下完成对超小超结结构单元尺寸的超结器件的制造。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种超结半导体器件及其制造方法，其可以有效的解决现有漂移区中超结结构单元尺寸缩小与器件元胞间直接的矛盾，可以更进一步降低器件导通电阻，具有更好的开关特性，可以在不增加工艺成本和工艺难度的情况下，显著缩小超结结构单元尺寸。
按照本发明提供的技术方案，所述超结半导体器件，包括半导体基板，所述半导体基板包括第一导电类型衬底以及与所述第一导电类型衬底邻接的第一导电类型漂移区，第一导电类型漂移区的上表面形成半导体基板的第一主面，第一导电类型衬底的下表面形成半导体基板的第二主面；在第一导电类型漂移区内设置若干由第一导电类型柱与第二导电类型柱交替排布构成的超结结构，超结结构内的第一导电类型柱、第二导电类型柱在第一导电类型漂移区内从第一主面沿第一主面指向第二主面的方向延伸；在半导体基板的第一主面设置若干器件元胞，所述器件元胞包括从半导体基板第一主面向下延伸进入第一导电类型漂移区内的第二导电类型体区，其创新在于：
超结结构的单元尺寸为W，其中，超结结构中第一导电类型柱的宽度为W1，超结结构中第二导电类型柱的宽度为W2，W=W1+W2；器件元胞的单元尺寸为W3；
超结结构中任一第二导电类型柱与至少一个第二导电类型体区相接触，超结构结构的单元尺寸W小于器件元胞的单元尺寸W3，且超结结构中第一导电类型柱的宽度W1不小于第二导电类型柱的宽度W2。
所述器件元胞为MOS元胞或IGBT元胞。
所述器件元胞包括栅极，所述栅极为沟槽栅或平面栅。
所述器件元胞为MOS元胞，且栅电极采用平面栅时，器件元胞包括位于第二导电类型体区内的第一导电类型源区，在半导体基板的第一主面上设有绝缘介质层以及被所述绝缘介质层包围的栅电极，栅电极与半导体基板的第一主面间有栅氧化层，在所述绝缘介质层上淀积有源极金属，所述源极金属通过绝缘介质层与栅电极绝缘隔离，且源极金属与第一导电类型源区以及第二导电类型体区均欧姆接触；在半导体基板的第二主面上设有漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
一种超结半导体器件的制造方法，所述超结半导体器件的制造方法包括如下步骤：
a、提供具有两个相对主面的半导体基板，两个相对主面包括第一主面及与第一主面相对应的第二主面；半导体基板的两个主面间包括第一导电类型衬底以及第一导电类型漂移区，第一导电类型漂移区的上表面形成第一主面，第一导电类型衬底的下表面形成第二主面；
b、在半导体基板的第一主面上淀积硬掩膜层，选择性地掩蔽和刻蚀硬掩膜层，以形成多个用于沟槽刻蚀的硬掩膜开口，其中，硬掩膜开口的宽度为W，相邻硬掩膜开口的间距为W；
c、通过上述硬掩膜开口，利用各向异性刻蚀方法在第一导电类型漂移区内形成多个沟槽，所述沟槽从第一主面向下延伸；
d、对上述沟槽的侧壁进行第二导电类型杂质离子的注入，以得到第二导电类型注入层；
e、在上述半导体基板的第一主面上淀积第一导电类型材料，所述第一导电类型材料填充在上述沟槽内，对第一主面进行平坦化，去除上述硬掩膜层，以得到位于第一导电类型漂移区内由第二导电类型注入层间隔的第一导电类型填充体；
f、通过常规半导体工艺在第一主面上制造所需的器件元胞，所述器件元胞包括第二导电类型体区，第二导电类型体区从第一主面延伸进入第一导电类型漂移区内，同时，第二导电类型注入层扩散后形成第二导电类型柱，第一导电类型填充体形成第一导电类型柱，第一导电类型柱与第二导电类型柱交替分布构成超结结构；
超结结构的单元尺寸为W，其中，超结结构中第一导电类型柱的宽度为W1，超结结构中第二导电类型柱的宽度为W2，W=W1+W2；器件元胞的单元尺寸为W3；超结结构中任一第二导电类型柱与至少一个第二导电类型体区相接触，超结构结构的单元尺寸W小于器件元胞的单元尺寸W3，且超结结构中第一导电类型柱的宽度W1不小于第二导电类型柱的宽度W2。
所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。
所述器件元胞为MOS元胞或IGBT元胞；所述器件元胞包括栅极，所述栅极为沟槽栅或平面栅。
所述器件元胞为MOS元胞，且栅电极采用平面栅时，器件元胞包括位于第二导电类型体区内的第一导电类型源区，在半导体基板的第一主面上设有绝缘介质层以及被所述绝缘介质层包围的栅电极，栅电极与半导体基板的第一主面间有栅氧化层，在所述绝缘介质层上淀积有源极金属，所述源极金属通过绝缘介质层与栅电极绝缘隔离，且源极金属与第一导电类型源区以及第二导电类型体区均欧姆接触；在半导体基板的第二主面上设有漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
所述半导体基板的材料包括硅。
步骤e中，第一导电类型材料的杂质浓度与第一导电类型漂移区的杂质浓度相同，第一导电类型柱、第二导电类型柱在半导体基板内的深度小于第一导电类型漂移区的厚度。
所述“第一导电类型”和“第二导电类型”两者中，对于 N型半导体器件，第一导电类型指N型，第二导电类型为P型；对于 P 型半导体器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。
本发明具有如下优点：
1、打破一般半导体器件中超结结构的单元尺寸受到器件元胞限制的问题，可以在不更改器件元胞的前提下大幅度缩小超结结构的单元尺寸，为使用更高浓度漂移区以进一步降低器件导通电阻提供了可能。
2、由于相邻两处第二导电类型柱与第二导电类型体区交汇点之间的第二导电类型柱在长度方向上会存在一定电位差，这样当超结器件截至耗尽时，整个超结结构并不同时耗尽，而是逐渐耗尽，可以有效缓解由于器件关断过快造成的dv/dt偏大的问题。
3、由于超结结构中的第二导电类型柱为深沟槽侧壁侧向注入形成，因此第二导电类型柱的宽度可以远小于第一导电类型柱，增加了电流流通路径，有效降低了器件导通电阻。
4、本发明使用刻蚀宽度为W的沟槽，可以完成宽度远小于W/2的第二导电类型柱的制造，大幅度降低工艺难度和制造成本。
附图说明
图1为本发明以器件元胞为平面型MOS元胞为例的局部立体示意图。
图2为本发明超结结构与栅电极、P+体区间的俯视平面关系图。
图3为图2的A-A’剖视图。
图4为现有具有超结结构的MOS器件的示意图。
图5为现有超结器件不同超结结构单元尺寸时器件耐压与漂移区浓度之间的关系图。
图6~图10为本发明以平面型MOS器件为例的具体实施步骤剖视图，其中
图6为本发明半导体基板的剖视图。
图7为本发明在漂移区内得到沟槽后的剖视图。
图8为本发明在沟槽侧壁两次倾角注入后的剖视图。
图9为本发明经N型单晶硅外延填充沟槽，并平坦化后的剖视图。
图10为本发明得到P+体区，形成P/N柱，并形成栅电极后的剖视图。
图11为本发明得到平面MOS结构后的剖视图。
附图标记说明：01-N型衬底、02-N型漂移区、11-N柱、12-P柱、13-P+体区、14-N+源区、15-绝缘介质层、16-栅电极、17-源极金属、18-漏极金属、21-硬掩膜层、22-沟槽、23-P型注入层以及24-栅氧化层。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1、图2和图3所示：以N型平面型超结垂直金属氧化物场效应管为例，本发明包括半导体基板，所述半导体基板包括N型衬底01以及与所述N型衬底01邻接的N型漂移区02，N型漂移区02的上表面形成半导体基板的第一主面，N型衬底01的下表面形成半导体基板的第二主面；在N型漂移区02内设置若干由N柱11与P柱12交替排布构成的超结结构，超结结构内的N柱11、P柱12在N型漂移区02内从第一主面沿第一主面指向第二主面的方向延伸；在半导体基板的第一主面设置若干器件元胞，所述器件元胞包括从半导体基板第一主面向下延伸进入N型漂移区02内的P+体区13，且P+体区13的长度方向与N柱11与P柱12交替排布的延伸方向相一致；
超结结构的单元尺寸为W，其中，超结结构中N柱11的宽度为W1，超结结构中P柱12的宽度为W2，W=W1+W2；器件元胞的单元尺寸为W3；
超结结构中任一P柱12与至少一个P+体区13相接触，超结构结构的单元尺寸W小于器件元胞的单元尺寸W3，且超结结构中N柱11的宽度W1不小于P柱12的宽度W2。
具体地，多个器件元胞并联后形成主器件功能区域，器件元胞是指能实现半导体器件的功能且为最小重复单元的结构，本发明实施例中，器件元胞是指能实现MOS功能的最小重复单元结构。在俯视平面上，在主器件功能区域范围内（不包括终端保护区域及位于主器件功能区域与终端保护区域之间的过渡区域），所述形成超结结构的N柱11与P柱12为长方形结构，N柱11和P柱12分别具有宽度W1和宽度W2，N柱11和P柱12构成的超结结构最小重复单元总宽度W1+W2=W；所述P+体区13呈长方形结构。
本发明实施例中，P柱12与至少一个以上的P+体区13存在交汇点，可以保证在器件截至时，所有的P柱12都连接低电位，P柱12、N柱11构成的超结结构充分耗尽，保证器件耐压稳定。在实际产品中，例如可以取W1=3μm，W2=1μm，W3=15μm，这样超结结构的最小重复单元总宽度为W1+W2=W=4μm，即超结结构的单元尺寸为4μm，远小于器件元胞的宽度W3。在4μm的超结结构的单元尺寸条件下，可以使用更低电阻率的漂移区半导体材料，既能减低电阻率，又可以保证充足的耐压窗口。同时，由于超结结构中的P柱12在N沟道MOS中并不起导电作用，使用宽度更小的P柱12有利于器件导通电阻的降低。
进一步地，所述器件元胞包括位于P+体区12内的N+源区14，在半导体基板的第一主面上设有绝缘介质层15以及被所述绝缘介质层15包围的栅电极16，栅电极16与半导体基板的第一主面间有栅氧化层24，在所述绝缘介质层15上淀积有源极金属17，所述源极金属17通过绝缘介质层18与栅电极16绝缘隔离，且源极金属17与N+型源区14以及P+体区13均欧姆接触；在半导体基板的第二主面上设有漏极金属18，所述漏极金属18与N型衬底01欧姆接触。
本发明实施例中，通过源极金属17能形成MOS器件的源极端，通过栅电极16可以形成MOS器件的栅电极，通过漏极金属18能形成MOS器件的漏极端，栅电极16可以采用导电多晶硅等实现，具体为本技术领域人员所熟知，具体不再赘述。通过源极金属17能将多个器件元胞并联形成整体。
此外，在俯视平面上，在主器件功能区域内，栅电极16可以是长方形结构，也可以不是长方形结构。超结半导体器件中的所有超结结构中的N柱11具有相同的宽度和杂质浓度，所有P柱12具有相同的宽度和杂质浓度。
本发明实施例中，当器件元胞的结构不同时，还可以形成沟槽型超结MOSFET，还适用于平面栅超结MOSFET及超结IGBT或超结二极管等其他具有超级结构的半导体器件。在具体实施时，P导电类型可以和N导电类型调换，并且器件仍然在功能上是正确的（即，第一或第二导电类型）。因此，如此处使用的，对N导电类型或P导电类型的引用还可以意味着N导电类型和P导电类型或者P导电类型和N导电类型可以取代它。通过P导电类型、N导电类型的调换，能形成P型的半导体器件或N型的半导体器件，具体为本技术领域人员所熟知，此处不再赘述。
如图6~图11所示，上述结构的超结半导体器件可以通过下述的工艺步骤制备得到，具体制备方法包括如下步骤：
a、提供具有两个相对主面的半导体基板，两个相对主面包括第一主面及与第一主面相对应的第二主面；半导体基板的两个主面间包括N型衬底01以及N型漂移区02，N型漂移区02的上表面形成第一主面，N型衬底01的下表面形成第二主面；
如图6所示，半导体基板为具有N导电类型的半导体材料，N型漂移区02位于半导体基板的上部，N型衬底01位于半导体基板的下部，N型漂移区02邻接N型衬底01，N型漂移区02的上表面形成第一主面，N型衬底01的下表面形成第二主面，一般地，N型衬底01的杂质浓度远大于N型漂移区02的杂质浓度。半导体基板的材料可以包括硅，当然也可以为其他的常用的半导体材料。
b、在半导体基板的第一主面上淀积硬掩膜层21，选择性地掩蔽和刻蚀硬掩膜层21，以形成多个用于沟槽刻蚀的硬掩膜开口，其中，硬掩膜开口的宽度为W，相邻硬掩膜开口的间距为W；
所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。硬掩膜开口贯通硬掩膜层21，通过硬掩膜开口能将半导体基板的第一主面裸露，未形成硬掩膜开口的区域覆盖在第一主面上。
在所述半导体材料对应的n型外延层02表面淀积硬掩膜层21；选择性的掩蔽和刻蚀硬掩膜层，形成多个沟槽刻蚀的硬掩膜开口，硬掩膜开口宽度为W，间距为W；通过所述硬掩膜开口，利用各项异性刻蚀方法在n型外延层上形成多个深沟槽22；如图5所示。
c、通过上述硬掩膜开口，利用各向异性刻蚀方法在N型漂移区02内形成多个沟槽22，所述沟槽22从第一主面向下延伸；
如图7所示，由于硬掩膜开口相应的第一主面裸露，在利用各向异性刻蚀后，能在N型漂移区02内形成沟槽22，沟槽22的位置与硬掩膜开口的位置相一致，沟槽22从第一主面上垂直向下延伸，沟槽22的延伸深度小于N型漂移区02的厚度。
d、对上述沟槽22的侧壁进行P型杂质离子的注入，以得到P型注入层23；
如图8所示，为了能在沟槽22的侧壁得到P注入层23，需要对沟槽22的侧壁进行两次P型杂质（例如硼）固定角度注入，两次注入角度延半导体基板厚度方向左右对称；确保杂质仅能注入在沟槽22侧壁，而不能注入到沟槽22底部；由于第一主面上有硬掩膜覆盖，第一主面上不会有P型杂质注入；调整注入倾角，确保杂质进能注入到沟槽22侧壁是可以实施的，具体实施过程为本技术领域人员所熟知，具体不再详述。注入后，在沟槽22侧壁会形成P型注入层23；由于两次注入为倾角注入，P型注入层23的宽度相对于沟槽22的开口宽度W而言非常小。
e、在上述半导体基板的第一主面上淀积N型材料，所述N型材料填充在上述沟槽22内，对第一主面进行平坦化，去除上述硬掩膜层21，以得到位于N型漂移区02内由P型注入层23间隔的N型填充体；
如图9所示，在第一主面上淀积的N型材料的杂质浓度与N型漂移区02的杂质浓度相等。通过平坦化后，能将第一主面上的硬掩膜层21以及位于第一主面上的N型材料全部去除，只保留位于沟槽22内的N型填充体。
f、通过常规半导体工艺在第一主面上制造所需的器件元胞，所述器件元胞包括P+体区13，P+体区13从第一主面延伸进入N型漂移区02内，同时，P型注入层23扩散后形成P柱12，N型填充体形成N柱11，N柱11与P12柱交替分布构成超结结构；
如图10和图11所示，具体实施时，器件元胞为平面型MOS元胞结构，制造器件元胞过程中包括常规的注入、扩散等工艺，以形成P+体区13，P+体区13的宽度与相邻P+体区13的间距之和为W3。
在俯视平面上，任意一个长方形的P柱12与至少一个以上长方形P+体区13存在交汇点；经过P+体区13形成的热过程，P型注入层23扩展为P柱12。
器件元胞包括位于P+体区12内的N+源区14，在半导体基板的第一主面上设有绝缘介质层15以及被所述绝缘介质层15包围的栅电极16，栅电极16与半导体基板的第一主面间有栅氧化层24，在所述绝缘介质层15上淀积有源极金属17，所述源极金属17通过绝缘介质层18与栅电极16绝缘隔离，且源极金属17与N+型源区14以及P+体区13均欧姆接触；在半导体基板的第二主面上设有漏极金属18，所述漏极金属18与N型衬底01欧姆接触。
在具体实施时，所述平面型MOS结构的制造方法可以参考ZL01807673.4中所公开的制造方法；所述沟槽型MOS结构的制造方法可以参考ZL：201010005206.5中所公开的制造方法；通过在器件区域形成平面MOS结构或沟槽型MOS结构，得到具有超结结构的半导体器件结构。
上述实施例的超结半导体器件和制造方法，具有明显的技术优势：1）、打破一般半导体器件中超结结构的单元尺寸受到器件元胞结构限制的问题，可以在不更改器件元胞的前提下大幅度缩小超结结构的单元尺寸。例如可以取W1=3μm，W2=1μm，W3=15μm，这样超结结构的单元尺寸总宽度为W1+W2=W=4μm，远小于器件元胞的最小重复单元宽度W3。这样为使用更低电阻率材料，降低器件导通电阻提供可能。2）、由于相邻两处P柱12与P+体区13的相邻交汇点之间的P柱12在长度方向上会存在一定电位差，这样当超结器件截至耗尽时，整个超结结构并不同时耗尽，而是逐渐耗尽，可以有效缓解一般超结器件由于关断速度过快造成的dv/dt偏大的问题。3）、由于超结结构中的P柱12为深沟槽侧壁倾角注入形成，注入深度是可以控制的，因此P柱12的宽度可以远小于N柱11，增加了电流流通路径，有效降低了器件导通电阻。4）、本发明所示的制造方法中，使用刻蚀宽度为W的沟槽22，可以完成宽度远小于W/2的P柱12的制造，大幅度降低工艺难度和制造成本。例如，使用美国专利US7601597B2中的制造方法，制造1μm宽度、3μm间隔、35μm深度的P柱12，需要刻蚀的深沟槽深宽比为35/1；而使用本发明中的方式，仅需要刻蚀4μm宽、35μm深度沟槽22即可，需要刻蚀的深沟槽22深宽比为35/4；大幅度降低了工艺难度和工艺成本。
上述实施例只是为说明本发明的构思及特点，并不以此限定本发明的保护范围。应当理解的是凡是根据本发明精神实质所做的等效变化均在本发明保护范围之内。

Claims (10)

1.一种超结半导体器件，包括半导体基板，所述半导体基板包括第一导电类型衬底以及与所述第一导电类型衬底邻接的第一导电类型漂移区，第一导电类型漂移区的上表面形成半导体基板的第一主面，第一导电类型衬底的下表面形成半导体基板的第二主面；在第一导电类型漂移区内设置若干由第一导电类型柱与第二导电类型柱交替排布构成的超结结构，超结结构内的第一导电类型柱、第二导电类型柱在第一导电类型漂移区内从第一主面沿第一主面指向第二主面的方向延伸；在半导体基板的第一主面设置若干器件元胞，所述器件元胞包括从半导体基板第一主面向下延伸进入第一导电类型漂移区内的第二导电类型体区；其特征是：
超结结构的单元尺寸为W，其中，超结结构中第一导电类型柱的宽度为W1，超结结构中第二导电类型柱的宽度为W2，W=W1+W2；器件元胞的单元尺寸为W3；
超结结构中任一第二导电类型柱与至少一个第二导电类型体区相接触，超结构结构的单元尺寸W小于器件元胞的单元尺寸W3，且超结结构中第一导电类型柱的宽度W1不小于第二导电类型柱的宽度W2。
2.根据权利要求1所述的超结半导体器件，其特征是：所述器件元胞为MOS元胞或IGBT元胞。
3.根据权利要求2所述的超结半导体器件，其特征是：所述器件元胞包括栅极，所述栅极为沟槽栅或平面栅。
4.根据权利要求3所述的超结半导体器件，其特征是：所述器件元胞为MOS元胞，且栅电极采用平面栅时，器件元胞包括位于第二导电类型体区内的第一导电类型源区，在半导体基板的第一主面上设有绝缘介质层以及被所述绝缘介质层包围的栅电极，栅电极与半导体基板的第一主面间有栅氧化层，在所述绝缘介质层上淀积有源极金属，所述源极金属通过绝缘介质层与栅电极绝缘隔离，且源极金属与第一导电类型源区以及第二导电类型体区均欧姆接触；在半导体基板的第二主面上设有漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
5.一种超结半导体器件的制造方法，其特征是，所述超结半导体器件的制造方法包括如下步骤：
（a）、提供具有两个相对主面的半导体基板，两个相对主面包括第一主面及与第一主面相对应的第二主面；半导体基板的两个主面间包括第一导电类型衬底以及第一导电类型漂移区，第一导电类型漂移区的上表面形成第一主面，第一导电类型衬底的下表面形成第二主面；
（b）、在半导体基板的第一主面上淀积硬掩膜层，选择性地掩蔽和刻蚀硬掩膜层，以形成多个用于沟槽刻蚀的硬掩膜开口，其中，硬掩膜开口的宽度为W，相邻硬掩膜开口的间距为W；
（c）、通过上述硬掩膜开口，利用各向异性刻蚀方法在第一导电类型漂移区内形成多个沟槽，所述沟槽从第一主面向下延伸；
（d）、对上述沟槽的侧壁进行第二导电类型杂质离子的注入，以得到第二导电类型注入层；
（e）、在上述半导体基板的第一主面上淀积第一导电类型材料，所述第一导电类型材料填充在上述沟槽内，对第一主面进行平坦化，去除上述硬掩膜层，以得到位于第一导电类型漂移区内由第二导电类型注入层间隔的第一导电类型填充体；
（f）、通过常规半导体工艺在第一主面上制造所需的器件元胞，所述器件元胞包括第二导电类型体区，第二导电类型体区从第一主面延伸进入第一导电类型漂移区内，同时，第二导电类型注入层扩散后形成第二导电类型柱，第一导电类型填充体形成第一导电类型柱，第一导电类型柱与第二导电类型柱交替分布构成超结结构；
超结结构的单元尺寸为W，其中，超结结构中第一导电类型柱的宽度为W1，超结结构中第二导电类型柱的宽度为W2，W=W1+W2；器件元胞的单元尺寸为W3；超结结构中任一第二导电类型柱与至少一个第二导电类型体区相接触，超结构结构的单元尺寸W小于器件元胞的单元尺寸W3，且超结结构中第一导电类型柱的宽度W1不小于第二导电类型柱的宽度W2。
6.根据权利要求5所述超结半导体器件的制造方法，其特征是：所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。
7.根据权利要求5所述超结半导体器件的制造方法，其特征是：所述器件元胞为MOS元胞或IGBT元胞；所述器件元胞包括栅极，所述栅极为沟槽栅或平面栅。
8.根据权利要求7所述超结半导体器件的制造方法，其特征是：所述器件元胞为MOS元胞，且栅电极采用平面栅时，器件元胞包括位于第二导电类型体区内的第一导电类型源区，在半导体基板的第一主面上设有绝缘介质层以及被所述绝缘介质层包围的栅电极，栅电极与半导体基板的第一主面间有栅氧化层，在所述绝缘介质层上淀积有源极金属，所述源极金属通过绝缘介质层与栅电极绝缘隔离，且源极金属与第一导电类型源区以及第二导电类型体区均欧姆接触；在半导体基板的第二主面上设有漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
9.根据权利要求5所述超结半导体器件的制造方法，其特征是：所述半导体基板的材料包括硅。
10.根据权利要求5所述超结半导体器件的制造方法，其特征是：步骤（e）中，第一导电类型材料的杂质浓度与第一导电类型漂移区的杂质浓度相同，第一导电类型柱、第二导电类型柱在半导体基板内的深度小于第一导电类型漂移区的厚度。
CN201510323329.6A 2015-06-12 2015-06-12 一种超结半导体器件及其制造方法 Pending CN105006484A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510323329.6A CN105006484A (zh) 2015-06-12 2015-06-12 一种超结半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510323329.6A CN105006484A (zh) 2015-06-12 2015-06-12 一种超结半导体器件及其制造方法

Publications (1)

Publication Number Publication Date
CN105006484A true CN105006484A (zh) 2015-10-28

Family

ID=54379083

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510323329.6A Pending CN105006484A (zh) 2015-06-12 2015-06-12 一种超结半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN105006484A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108447903A (zh) * 2017-02-16 2018-08-24 富士电机株式会社 半导体装置
CN110299402A (zh) * 2019-07-25 2019-10-01 无锡昌德微电子股份有限公司 一种vdmos及其制造方法
CN112530805A (zh) * 2019-09-19 2021-03-19 无锡华润上华科技有限公司 横向双扩散金属氧化物半导体器件及制作方法、电子装置
CN112635549A (zh) * 2020-12-29 2021-04-09 江苏捷捷微电子股份有限公司 一种超结mosfet器件结构及制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060138407A1 (en) * 2003-06-24 2006-06-29 Denso Corporation Method for manufacturing semiconductor device having super junction construction
CN101308875A (zh) * 2007-05-14 2008-11-19 株式会社电装 具有超结结构的半导体器件及其制造方法
JP2008311261A (ja) * 2007-06-12 2008-12-25 Panasonic Corp 半導体装置およびその製造方法
CN102623350A (zh) * 2012-04-11 2012-08-01 无锡新洁能功率半导体有限公司 具有超结结构的半导体器件的制造方法
CN204706567U (zh) * 2015-06-12 2015-10-14 无锡新洁能股份有限公司 一种超结半导体器件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060138407A1 (en) * 2003-06-24 2006-06-29 Denso Corporation Method for manufacturing semiconductor device having super junction construction
CN101308875A (zh) * 2007-05-14 2008-11-19 株式会社电装 具有超结结构的半导体器件及其制造方法
JP2008311261A (ja) * 2007-06-12 2008-12-25 Panasonic Corp 半導体装置およびその製造方法
CN102623350A (zh) * 2012-04-11 2012-08-01 无锡新洁能功率半导体有限公司 具有超结结构的半导体器件的制造方法
CN204706567U (zh) * 2015-06-12 2015-10-14 无锡新洁能股份有限公司 一种超结半导体器件

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108447903A (zh) * 2017-02-16 2018-08-24 富士电机株式会社 半导体装置
CN108447903B (zh) * 2017-02-16 2023-07-04 富士电机株式会社 半导体装置
CN110299402A (zh) * 2019-07-25 2019-10-01 无锡昌德微电子股份有限公司 一种vdmos及其制造方法
CN112530805A (zh) * 2019-09-19 2021-03-19 无锡华润上华科技有限公司 横向双扩散金属氧化物半导体器件及制作方法、电子装置
CN112530805B (zh) * 2019-09-19 2022-04-05 无锡华润上华科技有限公司 横向双扩散金属氧化物半导体器件及制作方法、电子装置
CN112635549A (zh) * 2020-12-29 2021-04-09 江苏捷捷微电子股份有限公司 一种超结mosfet器件结构及制造方法

Similar Documents

Publication Publication Date Title
US9461127B2 (en) Vertical power MOSFET having planar channel and its method of fabrication
EP1054451B1 (en) MOS-gated power device and process for forming the same
CN100334731C (zh) 内含沟道型肖特基整流器的沟道型dmos晶体管
CN107342326B (zh) 一种降低导通电阻的功率半导体器件及制造方法
WO2005074659A2 (en) Semiconductor device containing dielectrically isolated pn junction for enhanced breakdown characteristics
CN109920854A (zh) Mosfet器件
JP5687582B2 (ja) 半導体素子およびその製造方法
JP2021040131A (ja) トレンチ・ゲートを有する炭化ケイ素デバイス
CN216980573U (zh) 一种半导体场效应管及电子设备
CN105006484A (zh) 一种超结半导体器件及其制造方法
CN105448997B (zh) 改善反向恢复特性及雪崩能力的超结mos器件及其制造方法
CN105762182A (zh) 具有高抗闩锁能力的igbt器件
CN106158631A (zh) 带埋层沟槽功率器件及其制作方法
CN103236439B (zh) 一种新型结构的vdmos器件及其制造方法
CN107342226B (zh) 超小单元尺寸纵向超结半导体器件的制造方法
CN110416309B (zh) 一种超结功率半导体器件及其制作方法
CN204706567U (zh) 一种超结半导体器件
CN218069857U (zh) 具有倒t型埋层的深沟槽型功率器件
CN115172466B (zh) 一种超结vdmos新结构及其制备方法
CN206471335U (zh) 具有终端保护区的超结半导体器件
CN206116403U (zh) 一种优化开关特性的超结半导体器件
CN210156383U (zh) 一种超结功率半导体器件
CN104576730A (zh) 超级结器件及其制造方法
KR20150055509A (ko) 전력 반도체 디바이스
TW201232781A (en) Semiconductor device and method for manufacturing same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20151028

RJ01 Rejection of invention patent application after publication