CN101308875A - 具有超结结构的半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件(201，202)包括：具有(110)取向的表面的硅衬底(1a)；设置在(110)取向的表面上的PN柱层(30a)；设置在PN柱层(30a)上的沟道形成层(3)；设置在沟道形成层(3)的表面部分处的多个源极区(4)；以及穿透沟道形成层(3)的栅电极(40a，40b)。PN柱层(30a)包括具有第一导电类型的第一柱(2n)和具有第二导电类型的第二柱(2p)，以第一柱(2n)分别在(111)取向的表面上接触第二柱(2p)的方式交替设置它们。栅电极(40a，40b)分别与源极区(4)邻接，并且栅电极(40a，40b)中的每一个具有在硅衬底(1a)的平面内与第一柱(2n)和第二柱(2p)的接触表面相交的侧表面。

Description

具有超结结构的半导体器件及其制造方法
技术领域
本发明涉及具有超结结构的半导体器件及其制造方法。
背景技术
就常规而言，与水平MOS晶体管相比，垂直金属氧化物半导体(MOS)晶体管能够高度集成。因此，垂直MOS晶体管适合用于电应用，例如，用于控制电功率。然而，在垂直MOS晶体管中，高击穿电压和低导通电阻之间具有折衷关系。
以起超结(SJ)作用的PN柱层作为漂移层的半导体器件，即，SJ-MOS能够改善高击穿电压和低导通电阻之间的折衷关系。例如，USP 6621132(对应于JP-2002-76339A)、JP-2004-200441A和US 2005/0006717A(对应于JP-2005-19528A)分别公开了SJ-MOS。
现在将参考图9A和图9B说明根据现有技术的第一实例的SJ-MOS 100和根据现有技术的第二实例的SJ-MOS 200。
SJ-MOS 100和SJ-MOS 200具有类似的结构。SJ-MOS 100和SJ-MOS200中的每一个是N沟道SJ-MOS，并且具有起漏极区作用的N+型硅衬底1。SJ-MOS 100具有处于硅衬底1上的PN柱层10，SJ-MOS 200具有处于硅衬底1上的PN柱层30。PN柱层10和30中的每一个是由硅构成的外延层，并且包括N型柱2n和P型柱2p。N型柱2n和P型柱2p具有近似于长方体的形状，并且交替设置在硅衬底1上。在PN柱层10和30中的每一个上，通过由硅构成的外延层或者通过离子注入形成起沟道形成层作用的P型层3。在P型层3的表面部分处形成起源极区作用的N+型区4。
SJ-MOS 100具有穿透P型层3的沟槽绝缘栅电极(栅电极)20。SJ-MOS200具有穿透P型层3的沟槽绝缘栅电极(栅电极)40。栅电极20和40中的每一个具有近似于长方体的形状，并且具有侧壁绝缘层5和埋入多晶硅6。在SJ-MOS 100和SJ-MOS 200中的每一部件的导电类型都相反的情况下，则提供P沟道SJ-MOS。
在SJ-MOS 100和SJ-MOS 200中，将栅电极20和40分别按照不同的方式设置在PN柱层10和30上。在图9A所示的SJ-MOS 100中，在硅衬底1的平面方向上将PN柱层10、栅电极20和N+型区4设置成大致平行。在图9B所示的SJ-MOS 200中，在硅衬底1的平面方向上将栅电极20和源极区4设置成与PN柱层30垂直。或者，可以在硅衬底1的平面方向上将栅电极设置成相对于PN柱层倾斜。
在制造SJ-MOS 100时，需要用于在N型柱2n的宽度Wn内形成栅电极20的对准过程，以降低导通电阻。在硅衬底1的平面方向上垂直设置栅电极和PN柱层的情况下，就像图9B所示的SJ-MOS 200一样，可以省略对准过程。因此，能够降低制造成本。
在SJ-MOS中，要求降低导通电阻，提高开关速度(即降低开关损耗)。导通电阻的降低和开关损耗的降低之间具有折衷关系。为了降低导通电阻，要求栅电极20和40的设置密度以及PN柱层10和30中的N型柱2n和P型柱2p的设置密度高。相反，为了降低开关损耗，则要求栅电极20和40的设置密度低，以降低栅极电容。电容根据侧壁绝缘层5的面积而变化。与如SJ-MOS 100那样平行设置PN柱层和栅电极的情况相比，在如SJ-MOS200那样在硅衬底1的平面方向上垂直设置PN柱层和栅电极的情况下，栅电极和PN柱层的设置受到的限制较低，设计灵活度较高。
在SJ-MOS 200的PN柱层30的制造方法中，例如，在具有n型导电性的硅衬底1中形成多个沟槽，并通过外延生长形成p型柱2p以便填充所述沟槽。然而，在形成p型柱2p时，可能根据条件在PN柱层30中产生空隙，因此不可能获得高击穿电压，并且可能增加PN柱层30中的泄漏电流。
发明内容
鉴于上述问题，本发明的目的在于提供一种具有超结结构的半导体器件。本发明的另一目的在于提供一种半导体器件的制造方法。
根据本发明的一个方面，一种半导体器件包括硅衬底、PN柱层、沟道形成层、多个源极区和多个栅电极。硅衬底具有第一导电类型并且具有(110)取向的表面。硅衬底提供漏极区。PN柱层由硅外延层构成，并且包括多个具有第一导电类型的第一柱和多个具有第二导电类型的第二柱。第一柱和第二柱中的每一个具有近似于长方体的形状。以使第一柱分别在(111)取向的表面上接触第二柱的方式，在硅衬底的平面方向上在硅衬底的(110)取向的表面上交替设置第一柱和所述第二柱。沟道形成层由硅层构成，并且具有第二导电类型。将沟道形成层设置在PN柱层上。源极区中的每一个具有第一导电类型，并且将其设置在沟道形成层的表面部分处。栅电极中的每一个具有近似于长方体的形状，并且将其设置成穿透沟道形成层。栅电极中的每一个与源极区邻接，并且具有在硅衬底的平面内与第一柱和第二柱的接触表面相交的侧表面。
例如，在形成PN柱层时，在半导体衬底中形成多个沟槽，并且通过外延生长来填充沟槽。在当前的半导体器件中，能够减少当通过上述方法形成PN柱层时在该PN柱层中产生的空隙的数量。因此，能够提高击穿电压，并且能够减小泄漏电流。
根据本发明的另一方面，一种半导体器件的制造方法包括：制备硅衬底，其具有第一导电类型，具有(110)取向的表面，并且提供漏极区；在硅衬底的(110)取向的表面上形成第一外延层，其中所述第一外延层具有第一导电类型，并且由硅构成；以使在硅衬底的平面内设置多个沟槽的方式，在第一外延层中形成所述多个沟槽，每一个沟槽具有近似于长方体的形状，并且每一个沟槽具有(111)取向的侧壁，其中其余的第一外延层提供多个通过多个沟槽而彼此分开的第一柱；形成第二外延层以便填充多个沟槽，其中所述第二外延层由硅构成且具有第二导电类型，并且第二外延层提供分别在(111)取向的表面上接触多个第一柱的多个第二柱；在多个第一柱和第二柱上形成沟道形成层，其中所述沟道形成层具有第二导电类型，并且由硅层构成；在沟道形成层的表面部分处形成具有第一导电类型的多个源极区；以使多个栅电极穿透沟道形成层以便分别与多个源极区邻接的方式，形成多个具有近似于长方体的形状的栅电极，并且多个栅电极的侧表面在硅衬底的平面内与第一柱和第二柱的接触表面相交。
在上述制造方法中，能够减少在PN柱层中产生的空隙的数量。因以，在通过上述方法制造的半导体器件中，能够提高击穿电压，并且能够减少泄漏电流。
附图说明
通过以下结合附图对优选实施例的详细说明，本发明的其他目的和优点将变得显而易见。在附图中：
图1A是示出根据本发明的实施例的第一实例的半导体器件的示意性透视图，图1B是示出所述半导体器件中的硅衬底、PN柱层和栅电极的布置的示意性顶视图；
图2是示出漏极电压和漏极电流之间的关系的曲线图；
图3是示出根据实施例的第二实例的半导体器件中的硅衬底、PN柱层和栅电极的布置的示意性顶视图；
图4是示出根据第一实例的半导体器件的栅极间距和饱和电流之间的关系的曲线图；
图5A是示出栅极间距和导通电阻之间的关系的曲线图，图5B是示出栅极间距和栅极-漏极电荷之间的关系的曲线图，图5C是示出栅极间距与导通电阻和栅极-漏极电荷的乘积之间的关系的曲线图；
图6A-6C是示出根据第一实例的半导体器件的制造过程的一部分的示意性透视图；
图7是示出所述制造过程的另一部分的示意性透视图；
图8是示出沟槽的宽度和P型外延层的生长速率之间的关系的曲线图；以及
图9A是示出根据现有技术的第一实例的半导体器件的示意性透视图，图9B是示出根据现有技术的第二实例的半导体器件的示意性透视图。
具体实施方式
现在将参考图1A和图1B说明根据本发明的实施例的第一实例的超结金属氧化物半导体(SJ-MOS)201。SJ-MOS 201是N沟道SJ-MOS，并且具有起漏极区作用的N+型硅衬底1a。SJ-MOS 201具有位于硅衬底1a上的PN柱层30a。PN柱层30a是由硅构成的外延层，并且包括N型柱2n和P型柱2p。N型柱2n和P型柱2p具有近似于长方体的形状，并且交替设置在硅衬底1a上。
在PN柱层30a上形成起沟道形成层作用的P型层3。例如，通过由硅构成的外延层或者通过离子注入获得P型层3。在P型层3的表面部分处形成起源极区作用的N+型区4。将沟槽绝缘栅电极(栅电极)40a设置成穿透P型层3。栅电极40a中的每一个具有近似于长方体的形状，并且具有侧壁绝缘层5和埋入多晶硅6。栅电极40a分别与N+型区4邻接。在N+型区4之间，提供用于固定P型层3的电位的P+型区3a。P+型区3a是欧姆结区，其与N+型区4耦合。
在SJ-MOS 201中，在硅衬底1a的平面方向上将栅电极40a设置成与PN柱层30a垂直。在SJ-MOS 201的每一部件的导电类型都相反的情况下，则提供P沟道SJ-MOS。
SJ-MOS 201具有与图9B所示的SJ-MOS 200类似的结构。然而，在SJ-MOS 201中，具体限定硅衬底1a的平面方向、PN柱层30a的形成方向和栅电极40a的形成方向以改善SJ-MOS 201的特性。
硅衬底1a具有(110)取向的表面。在PN柱层30a中，N型柱2n分别在(111)取向表面上接触P型柱2p。在硅衬底1a的平面内将栅电极40a的侧表面中的每一个设置成与N型柱2n和P型柱2p的接触表面垂直。因此，栅电极40a的侧表面中的每一个接触P型层3的(112)取向的表面。在当前情况下，栅电极40a与N型柱2n和P型柱2p的接触表面之间的角度大约为90°。
现在将参考图2说明SJ-MOS 201和根据对比实例的SJ-MOS 91的漏极电压Vd和漏极电流Id之间的关系。SJ-MOS 91包括具有(100)取向的表面的硅衬底和具有(100)取向的接触表面的PIN柱层。
如上所述，SJ-MOS 201包括具有(110)取向的表面的硅衬底1a以及PN柱层30a，在所述PN柱层30a中N型柱2n分别在(111)取向的表面上接触P型柱2p。与SJ-MOS 91相比，在SJ-MOS 201中，能够减少在PN柱层30a中产生的空隙的数量。因此，如图2所示，与SJ-MOS 91相比，在SJ-MOS201中，能够提高击穿电压，并且能够降低泄漏电流(Id)。
此外，在SJ-MOS 201中，将栅电极40a的侧表面设置成与N型柱2n和P型柱2p的(111)取向的接触表面垂直。因此，与图9A所示的其中平行设置PN柱层10和栅电极20的SJ-MOS 100相比，栅电极40a和PN柱层30a的设置受到的限制较低。因此，在SJ-MOS 201中，用于降低导通电阻和开关损耗的设计灵活度较大。此外，由于能够省略对准过程，因而能够降低制造成本。通过当前方式，SJ-MOS 201能够改善低导通电压和高开关速度之间的关系，并且能够以低成本进行制造。
将参考图3说明根据实施例的第二实例的SJ-MOS 202。SJ-MOS 202以类似于图1所示的SJ-MOS 201的方式包括具有(110)取向的表面的硅衬底1a和具有(111)取向的接触表面的PN柱层30a。因此，与包括具有(100)取向的表面的硅衬底和具有(100)取向的接触表面的PN柱层的SJ-MOS 91相比，在SJ-MOS 202中，也能够提高击穿电压。此外，与SJ-MOS 91相比，还能够降低PN柱层30a处的泄漏电流Id。
在SJ-MOS 201中，在硅衬底1a的平面内将栅电极40a的侧表面中的每一个设置成与N型柱2n和P型柱2p的接触表面垂直。因此，栅电极40a的侧表面中的每一个接触P型柱层30a的(112)取向的表面。
在SJ-MOS 202中，栅电极40b的侧表面中的每一个接触P型层3的(100)取向的表面。因此，将栅电极40b设置成相对于N型柱2n和P型柱2p的接触表面倾斜。在当前情况下，栅电极40b和所述接触表面之间的角度大约为54.7°。
与图9A所示的其中平行设置PN柱层10和栅电极20的SJ-MOS 100相比，在SJ-MOS 202中，栅电极40b和PN柱层30a的设置受到的限制较低。因此，用于降低导通电阻和开关损耗的设计灵活性较大。此外，由于能够省略对准过程，因而能够降低制造成本。
在SJ-MOS 201中，在硅衬底1a的平面内将栅电极40a设置成与PN柱层30a垂直。因此，与其中相对于PN柱层30a倾斜设置栅电极40b的SJ-MOS202相比，能够容易地对制造过程中使用的各种工具进行定位。因此，能够降低制造成本。
相反，在SJ-MOS 202中，栅电极40b的侧表面在(100)取向的表面上接触P型层3，与其他平面方向相比，在所述取向表面上界面态密度较小。因此，与栅电极40b在处于其他平面方向上的表面上接触P型层3的情况相比，在SJ-MOS 202中，能够改善包括导通电阻在内的电特性。
在SJ-MOS 201中，在硅衬底1a的平面内按照预定间隔(即，预定栅极间距)设置栅电极40a。如图4所示，当栅极间距Pga大于约40μm时，饱和电流Imax变成小的恒定值，需要元件具有大面积以流过预定电流。当栅电极的栅极间距Pga小于或等于约40μm时，SJ-MOS 201能够具有预定的容许电流。此外，当栅电极的栅极间距Pga小于或等于约20μm时，SJ-MOS 201能够具有大的容许电流。
开关损耗受栅电极40a和起漏极区作用的硅衬底1a之间的漏极-栅极电荷的影响。如图5C所示，当栅极间距Pga大于或等于约5μm时，导通电阻Ron和漏极-栅极电荷Qgd的乘积减小。因此，能够改善SJ-MOS 201的特性。如图5A所示，当栅极间距Pga大于或等于约10μm时，导通电阻Ron增大。然而，如图5B所示，栅电极40a和漏极区之间的漏极-栅极电荷Qgd减少，并且使开关速度提高。
可以通过改变PN柱层30a的杂质浓度来降低导通电阻Ron。出于比较的目的，在图5A-5C中通过三角形示出其中平行设置栅电极40a和PN柱层30a的SJ-MOS的导通电阻和漏极-栅极电荷。
在图4和图5A-5C中，示出了SJ-MOS 201的栅电极40a的栅极间距Pga与饱和电流Imax、导通电阻Ron和漏极-栅极电荷Qgd之间的关系。SJ-MOS 202的栅电极40b的栅极间距Pgb具有与SJ-MOS 201的栅电极40a的栅极间距Pga类似的关系。
现在将参考图6A-6C和图7说明SJ-MOS 201的典型制造方法。首先，如图6A所示，在N+型硅衬底1a的(110)取向的表面上形成由硅构成的N型外延层2na。例如，N型外延层2na具有处于大约1×1015cm-3到大约5×1016cm-3的范围内的杂质浓度。
然后，如图6B所示，在N型外延层2na中形成多个沟槽Tr。沟槽Tr中的每一个具有近似于长方体的形状，并且具有(111)取向的侧表面。例如，沟槽Tr中的每一个具有大约0.8μm的宽度Wt和大约13μm的深度。例如，通过湿法蚀刻形成沟槽Tr。当在硅衬底1a的(110)取向的表面上提供沟槽Tr时，沟槽Tr可以具有(111)取向的侧表面。与通过干法蚀刻形成沟槽Tr的情况相比，在通过湿法蚀刻形成沟槽Tr的情况下，能够减少沟槽Tr的损伤，并且能够降低形成沟槽Tr的成本。
接下来，如图6C所示，形成由硅构成的P型外延层2pa，以填充沟槽Tr。例如，通过低压化学气相沉积(LP-CVD)形成P型外延层2pa。例如，在LP-CVD中，同时使用硅源气体(例如，SiH2Cl2)和卤化物气体(例如，HCl)，从而生长P型外延层2pa以填充沟槽Tr。
在当前情况下，沟槽Tr的底部部分处的生长速率高于沟槽Tr的开口部分处的生长速率，因此P型外延层2pa能够从沟槽Tr的底部部分生长。因而，能够减少P型外延层2pa中的空隙和晶体缺陷的数量。例如，生长温度处于大约800℃到大约1150℃的范围内，真空度大约为40Torr，SiH2Cl2的流速大约为0.1slm，H2的流速大约为30slm，HCl的流速大约为0.5slm。其余的N型外延层2na变成了N型柱2n，并且沟槽Tr中的P型外延层2pa变成了P型柱2p。通过当前方式形成PN柱层30a。
如图8所示，在沟槽Tr的宽度Wt大时，P型外延层2pa的生长速率低。因此，例如，沟槽Tr的宽度Wt小于或等于约3μm。在当前情况下，沟槽Tr的纵横比高，并且可以减少P型外延层2pa的生长时间。因此，能够以高吞吐量提供PN柱层30a，其中以高设置密度设置N型柱2n和P型柱2p。当宽度Wt大于或等于0.1μm时，能够以高精确度形成沟槽Tr。
如图7所示，在形成PN柱层30a之后，在PN柱层30a上形成起沟道形成层作用的P型层3。例如，P型层3由硅外延层构成。然后，在P型层3的表面部分处形成N+型区4和P+型区3a。N+型区4起源极区的作用。提供P+型区3a以固定P型层3的电位。接下来，形成多个穿透P型层3的具有近似于长方体形状的沟槽。使所述沟槽与N+型区4邻接，并使沟槽的侧壁位于P型层3的(112)取向的表面上。然后，形成侧壁绝缘层5，并采用埋入多晶硅6填充沟槽。通过当前方式形成栅电极40a。
可以通过与上述图6A-6C和图7所示的方法类似的方法制造图3所示的SJ-MOS 202。在SJ-MOS 202的制造方法中，在图7所示的过程中，将栅电极40a形成为接触P型层3的(100)取向的表面。
与选择性地对N型外延层2na执行离子注入，然后执行注入离子的热扩散以形成N型柱2n和P型柱2p的情况相比，在图6A-6C和图7所示的制造方法中，能够以高精确度形成PN柱层30a。
在SJ-MOS 201和SJ-MOS 202中，起漏极区作用的硅衬底1a具有(110)取向的表面，PN柱层30a具有(111)取向的接触表面。因此，与硅衬底具有(100)取向的表面以及PN柱层具有(100)取向的接触表面的情况相比，能够减少在外延生长时产生的空隙的数量。由此，如图2所示，在SJ-MOS 201和SJ-MOS 202中，能够提高击穿电压，并且能够减小PN柱层30a中的泄漏电流。
因此，在包括垂直设置的栅电极和PN柱层的半导体器件中，能够在降低导通电阻和开关损耗的同时改善SJ-MOS的特性。此外，能够以低成本制造SJ-MOS。

Claims (15)

1、一种半导体器件(201，202)，包括：
硅衬底(1a)，其具有第一导电类型，具有(110)取向的表面，并且提供漏极区；
PN柱层(30a)，其由硅外延层构成，并且包括多个具有所述第一导电类型的第一柱(2n)和多个具有第二导电类型的第二柱(2p)，其中所述第一柱(2n)和所述第二柱(2p)中的每一个具有近似于长方体的形状，并且以使所述多个第一柱(2n)分别在(111)取向的表面上接触所述多个第二柱(2p)的方式，在所述硅衬底(1a)的平面方向上在所述硅衬底(1a)的(110)取向的表面上交替设置所述多个第一柱(2n)和所述多个第二柱(2p)；
沟道形成层(3)，其由硅层构成，具有所述第二导电类型，并且设置在所述PN柱层(30a)上；
多个源极区(4)，其具有所述第一导电类型，并且设置在所述沟道形成层(3)的表面部分处；以及
多个栅电极(40a，40b)，其具有近似于长方体的形状，其设置成穿透所述沟道形成层(3)，并且其设置成分别与所述多个源极区(4)邻接，其中所述栅电极(40a，40b)中的每一个具有在所述硅衬底(1a)的平面内与所述多个第一柱(2n)和所述多个第二柱(2p)的接触表面相交的侧表面。
2、根据权利要求1所述的半导体器件(201)，其中
所述多个栅电极(40a)的所述侧表面中的每一个接触所述沟道形成层(3)的(112)取向的表面。
3、根据权利要求1所述的半导体器件(202)，其中
所述多个栅电极(40b)的所述侧表面中的每一个接触所述沟道形成层(3)的(100)取向的表面。
4、根据权利要求1-3中的任何一项所述的半导体器件(201，202)，其
在硅衬底(1a)的平面内按照预定间隔(Pga)设置所述多个栅电极(40a，40b)；并且
所述预定间隔(Pga)小于或等于40μm。
5、根据权利要求4所述的半导体器件(201，202)，其中
所述预定间隔(Pga)小于或等于20μm。
6、根据权利要求4所述的半导体器件(201，202)，其中
所述预定间隔(Pga)大于或等于5μm。
7、根据权利要求6所述的半导体器件(201，202)，其中
所述预定间隔(Pga)大于或等于10μm。
8、一种半导体器件(201，202)的制造方法，包括：
制备硅衬底(1a)，其具有第一导电类型，具有(110)取向的表面，并且提供漏极区；
在所述硅衬底(1a)的所述(110)取向的表面上形成第一外延层(2na)，其中所述第一外延层(2na)具有第一导电类型，并且由硅构成；
以在所述硅衬底(1a)的平面内设置多个沟槽(Tr)的方式，在所述第一外延层(2na)中形成所述多个沟槽(Tr)，所述沟槽(Tr)中的每一个具有近似于长方体的形状，并且所述沟槽(Tr)中的每一个具有(111)取向的侧壁，其中剩余的第一外延层(2na)提供多个通过所述多个沟槽(Tr)而彼此分隔开的第一柱(2n)；
形成第二外延层(2pa)以便填充所述多个沟槽(Tr)，其中所述第二外延层(2pa)由硅构成且具有第二导电类型，并且第二外延层(2pa)提供分别在(111)取向的表面上接触所述多个第一柱(2n)的多个第二柱(2p)；
在所述多个第一柱(2n)和所述多个第二柱(2p)上形成沟道形成层(3)，其中所述沟道形成层(3)具有第二导电类型，并且由硅层构成；
在所述沟道形成层(3)的表面部分处形成具有第一导电类型的多个源极区(4)；
以使多个栅电极(40a，40b)穿透所述沟道形成层(3)以便分别与所述多个源极区(4)邻接的方式，形成具有近似于长方体的形状的所述多个栅电极(40a，40b)，并且所述多个栅电极(40a，40b)的侧表面在所述硅衬底(1a)的平面内与所述多个第一柱(2n)和所述多个第二柱(2p)的接触表面相交。
9、根据权利要求8所述的方法，其中
以使所述多个栅电极(40a)的所述侧表面中的每一个接触所述沟道形成层(3)的(112)取向的表面的方式来形成所述多个栅电极(40a)。
10、根据权利要求8所述的方法，其中
以使所述多个栅电极(40b)的所述侧表面中的每一个接触所述沟道形成层(3)的(100)取向的表面的方式来形成所述多个栅电极(40b)。
11、根据权利要求8-10中的任何一项所述的方法，其中
通过湿法蚀刻形成来所述多个沟槽(Tr)。
12、根据权利要求8-10中的任何一项所述的方法，其中
通过低压化学气相沉积来形成所述第二外延层(2pa)。
13、根据权利要求12所述的方法，其中
通过同时使用硅源气体和卤化物气体来形成所述第二外延层(2pa)。
14、根据权利要求12所述的方法，其中
所述沟槽(Tr)中的每一个具有小于或等于3μm的宽度。
15、根据权利要求8-10中的任何一项所述的方法，其中
所述沟槽(Tr)中的每一个具有大于或等于0.1μm的宽度。
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