JP3943732B2 - 高耐圧半導体素子 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は高耐圧半導体素子に係わり、特に高耐圧のＭＯＳＦＥＴにおいてオン抵抗を小さくした素子に関する。
【０００２】
【従来の技術】
従来、高耐圧を得る構造として図１のように薄いｐ型とｎ型の層を交互に並べたダイオード構造が知られている。図２はかかる従来例の不純物分布を示す特性図である。このように、高耐圧を得る構造としては、図２に示されるように、この薄い層の不純物量（ドーズ量）は層の厚みにはほとんど依存せず厚み方向に不純物濃度が一定であり、厚み方向に積分した値をｎ、ｐ層とも２×１０１２／ｃｍ２ とするのがよいとされていた。
【０００３】
この構造にＭＯＳＦＥＴ等の半導体素子を形成した場合、この薄い層の不純物量が当該半導体素子の抵抗を決めるので、半導体素子の低抵抗化を図るためには、この不純物量の値をできるだけ大きくするのがよい。
【０００４】
【発明が解決しようとする課題】
本発明は、上記した高耐圧を得る構造において、ｎ、ｐ層の不純物量が大きな半導体素子を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明の高耐圧半導体素子の第１の態様は、高電位側の低抵抗層と低電位側の低抵抗層の間に第１の層と第２の層が交互に繰り返されて存在する部分を有する高耐圧半導体素子であって、前記第１の層と第２の層は高電位側の低抵抗層と低電位側の低抵抗層を結ぶ方向に延在して存在し、第１の層と第２の層が交互に繰り返されて存在する部分が前記高電位側の低抵抗層と低電位側の低抵抗層を結ぶ方向と直交方向に配置され、前記第１の層はｎ型の第１の半導体層の間に第１の高抵抗層を有し、前記第２の層はｐ型の第２の半導体層の間に第２の高抵抗層を有し、前記第１の高抵抗層は、前記第１の半導体層より不純物濃度が低いｎ型の第３の半導体層と、前記第２の半導体層より不純物濃度が低いｐ型の第４の半導体層と、絶縁層とのうちの１つであり、前記第２の高抵抗層は、前記第２の半導体層より不純物濃度が低いｐ型の第５の半導体層と、前記第１の半導体層より不純物濃度が低いｎ型の第６の半導体層と、絶縁層とのうちの１つであり、高耐圧印加時に前記第１と第２の層が空乏化して高電圧を支えることを特徴とする。
【０００６】
本発明の高耐圧半導体素子の第２の態様は、第１の表面と、前記第１の表面に平行する第２の表面を有する基板と、前記基板の前記第１の表面に形成された高電位側の第１の低抵抗層と、前記基板の前記第２の表面に形成された低電位側の第２の低抵抗層と、前記第１、第２の低抵抗層の間の前記基板内に、前記第１、第２の低抵抗層を結ぶ方向と直交方向に交互に繰り返して形成された第１の層及び第２の層と、前記第１の低抵抗層を貫通して前記第１、第２の層に形成され、前記第１、第２の層から絶縁されたゲート電極とを具備し、前記第１の層はｎ型の第１の半導体層の間に前記第１の半導体層よりも不純物濃度が低いｎ型の高抵抗層を有し、前記第２の層はｐ型の第２の半導体層の間に前記第２の半導体層よりも不純物濃度が低いｐ型の高抵抗層を有することを特徴とする。
【０００７】
本発明者は、ｎ、ｐ層の接合部近辺のｎ、ｐ層の不純物をできるだけ高くすることにより、不純物量を図２に示すｎ、ｐ層の不純物量２×１０１２／ｃｍ２より大きくできることを見出した。すなわち、図３に示すようにｎ、ｐ層の接する部分の不純物濃度を高くし、内部は低不純物濃度で高抵抗とすると、図３に示すｎ，ｐ層（厚みａ，ｂの範囲）の不純物量はそれぞれ約２倍の４×１０１２／ｃｍ２まで大きくすることが可能となる。
【０００８】
一般に、ｎ、ｐ層にかかる電圧は、当該ｎ、ｐ層のドーズ量（不純物量）と当該ドーズ量のｎ、ｐ層の厚みの積に比例する。ｎ、ｐ層にかかる電圧を所定範囲に維持しつつ、これらの層のドーズ量を高めて素子の低抵抗化を達成するためには、後述するように、上記ｎ、ｐ層の高濃度の部分の厚みを薄くして互いに近接させて配置することが効果的であることに本発明者は注目したのである。
【０００９】
本発明の高耐圧半導体素子によれば、図３に示すような不純物分布を持つｎ、ｐ層を交互に持つ基板にＭＯＳＦＥＴを形成した場合、上記のように、図３に示すｎ、ｐ層の厚みａ又はｂの範囲に存在する不純物量を図２に示すｎ、ｐ層のそれぞれの厚みの範囲に存在する不純物量の約２倍とすることができる。オン抵抗は、不純物量に逆比例するため、従来構造に比べてオン抵抗を約１／２に低減することが可能となる。
【００１０】
【発明の実施の形態】
（第１の実施形態）
第１の実施形態を図４に示す。図３の不純物分布を持つ図４の構造のトレンチＭＯＳＦＥＴを作成することで図２の不純物分布を持つ場合と比較してオン抵抗は約１／２になる。
【００１１】
ここで、実施例の具体的寸法を図３に示す。ｐ，ｎ層の厚みａ，ｂはそれぞれ１０μｍ以下、高濃度層の厚みｃ，ｄは２μｍ以下、好ましくは１μｍ以下に設定する。
【００１２】
（第２の実施形態）
第２の実施形態を図５に示す。この素子は横型ＭＯＳＦＥＴであり、ソース側のｐウエル拡散層とドレインｎ層との間にソース・ドレイン方向にトレンチ溝を掘り、この溝からｎ型とｐ型の２重拡散を行い、この溝は溝の表面を酸化することにより酸化膜で埋め込んで作成される。
【００１３】
トレンチ溝の図５のＡ−Ａ´に示す部分での断面図を図６に示す。図６のＢ−Ｂ´の断面での不純物分布を図７に示す。図３のａ，ｂに対応する部分を図７にもａ，ｂ，ｃ，ｄで示した。
【００１４】
基板ｐ−の代わりにｎ−基板を使い、また、トレンチを酸化膜でなくｐ−層で埋め込めば図７は図２と同じになることが理解されよう。ｎ（１６）、ｐ（１５）はそれぞれ２×１０12／ｃｍ2 のドーズ量を持つのでａ，ｂの部分のｎ型、ｐ型のドーズ量の和は４×１０12／ｃｍ2 となり、横型ＭＯＳＦＥＴのオン抵抗を低減できる。
【００１５】
ちなみに、トレンチの長さを５０μｍ、トレンチの幅０．４μｍ、トレンチトレンチ間隔０．５μｍとすれば５００Ｖ耐圧の横型ＭＯＳＦＥＴが実現できる。
【００１６】
（第３の実施形態）
第３の実施形態を図８に示す。図５の構造で基板をｐ−基板としてこの基板上にｎエピ層を設けたものに変えたものである。この構造でｎ型拡散層を深くしたものは図９に示す不純物分布となる。
【００１７】
さらに酸化膜でなくｎ型高抵抗層で溝を埋め込んでもよく、この場合、不純物分布は図１０のようになる。
【００１８】
これ以外に基板を酸化膜が埋め込まれたＳＯＩ基板としても良い。また、トレンチをｎ型またはｐ型の高抵抗シリコン層で埋め込んでも良い。これ以外にも当該技術者が容易に考え得る変形はすべて適用可能である。
【００１９】
【発明の効果】
本発明によれば、オン抵抗の低い高耐圧半導体素子を提供することが可能となる。
【図面の簡単な説明】
【図１】従来例を示す図。
【図２】従来例の不純物分布を示す特性図。
【図３】本発明の第１の実施形態の不純物分布を示す特性図。
【図４】本発明を適用する縦型ＭＯＳＦＥＴの構成を示す斜視図。
【図５】本発明の第２の実施形態を示す斜視図。
【図６】本発明の第２の実施形態を示す部分断面図。
【図７】本発明の第２の実施形態の不純物分布を示す特性図。
【図８】本発明の第３の実施形態を示す斜視図。
【図９】本発明の第３の実施形態の不純物分布を示す特性図。
【図１０】本発明の第３の実施形態の変形例の不純物分布を示す特性図。
【符号の説明】
１０ ｐ−基板
１１ ｐウエル
１２ ｎ＋ソース
１３ ｎ＋ドレイン
１４ 酸化膜
１５ ｐ型層
１６ ｎ型層
２０ ｎエピ層

Claims (4)

  1. 高電位側の低抵抗層と低電位側の低抵抗層の間に第１の層と第２の層が交互に繰り返されて存在する部分を有する高耐圧半導体素子であって、
    前記第１の層と第２の層は高電位側の低抵抗層と低電位側の低抵抗層を結ぶ方向に延在して存在し、第１の層と第２の層が交互に繰り返されて存在する部分が前記高電位側の低抵抗層と低電位側の低抵抗層を結ぶ方向と直交方向に配置され、
    前記第１の層はｎ型の第１の半導体層の間に第１の高抵抗層を有し、
    前記第２の層はｐ型の第２の半導体層の間に第２の高抵抗層を有し、
    前記第１の高抵抗層は、前記第１の半導体層より不純物濃度が低いｎ型の第３の半導体層と、前記第２の半導体層より不純物濃度が低いｐ型の第４の半導体層と、絶縁層とのうちの１つであり、
    前記第２の高抵抗層は、前記第２の半導体層より不純物濃度が低いｐ型の第５の半導体層と、前記第１の半導体層より不純物濃度が低いｎ型の第６の半導体層と、絶縁層とのうちの１つであり、
    高耐圧印加時に前記第１と第２の層が空乏化して高電圧を支えることを特徴とする高耐圧半導体素子。
  2. 前記高電位側の低抵抗層と低電位側の低抵抗層は、ｐ型の前記基板の一方の面に形成され、前記高電位側の低抵抗層と低電位側の低抵抗層の間の前記基板内に、前記高電位側の低抵抗層と低電位側の低抵抗層を結ぶ方向に延在され、該結ぶ方向と直交する方向に配列された複数の溝が形成され、前記複数の溝の側壁内に前記基板側から前記基板よりも不純物濃度の高い前記第１、第２の半導体層が順次形成され、前記第２の半導体層間には前記溝内を埋める前記絶縁層が形成されることを特徴とする請求項１記載の高耐圧半導体素子。
  3. 前記高電位側の低抵抗層と低電位側の低抵抗層は、ｐ型の前記基板上に形成されたｎ型層上部に形成され、前記高電位側の低抵抗層と低電位側の低抵抗層の間の前記ｎ型層内に、前記高電位側の低抵抗層と低電位側の低抵抗層を結ぶ方向に延在され、該結ぶ方向と直交する方向に配列された複数の溝が形成され、前記複数の溝の側壁内に前記ｎ型層側から前記ｎ型層よりも不純物濃度が高い前記第１、第２の半導体層が形成され、前記第２の半導体層間には、前記溝内を埋める前記絶縁層と、ｎ型の前記第６の半導体層のうちの１つが形成されることを特徴とする請求項１記載の高耐圧半導体素子。
  4. 第１の表面と、前記第１の表面に平行する第２の表面を有する基板と、
    前記基板の前記第１の表面に形成された高電位側の第１の低抵抗層と、
    前記基板の前記第２の表面に形成された低電位側の第２の低抵抗層と、
    前記第１、第２の低抵抗層の間の前記基板内に、前記第１、第２の低抵抗層を結ぶ方向と直交方向に交互に繰り返して形成された第１の層及び第２の層と、
    前記第１の低抵抗層を貫通して前記第１、第２の層に形成され、前記第１、第２の層から絶縁されたゲート電極とを具備し、
    前記第１の層はｎ型の第１の半導体層の間に前記第１の半導体層よりも不純物濃度が低いｎ型の高抵抗層を有し、
    前記第２の層はｐ型の第２の半導体層の間に前記第２の半導体層よりも不純物濃度が低いｐ型の高抵抗層を有することを特徴とする高耐圧半導体素子。
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