JP4939760B2 - 半導体装置 - Google Patents
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Description
[第1実施形態]
(半導体装置の構造)
(半導体装置の動作)
(第1実施形態の主な効果)
(半導体装置の製造方法)
[第2実施形態]
[第3実施形態]
[第4実施形態]
[第5実施形態]
[第6実施形態]
[変形例]
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一又は同等のものについては、同一符号を付すことにより説明を省略する。
第1実施形態に係る半導体装置の主な特徴は、n型の第1半導体領域と、底面から遠ざかるに従い幅が大きくなるトレンチに形成されたp型の第2半導体領域と、を備え、第2半導体領域を、トレンチの内壁に接して形成された不純物濃度の高い外側部とこの内側に形成された不純物濃度の低い内側部とで構成した点である。
図1は、第1実施形態に係る半導体装置1の一部の縦断面図である。半導体装置1は、多数のMOSFETセル3が並列接続された構造を有する縦型のパワーMOSFETである。半導体装置1は、半導体基板(例えばシリコン基板)5と、その表面7上に配置されたn型の複数の第1半導体領域9及びp型の複数の第2半導体領域11と、を備える。
半導体装置1の動作について図1を用いて説明する。この動作において、各MOSFETセル3のソース領域25及びベース領域23は接地されている。また、ドレイン領域である半導体基板5には、ドレイン電極41を介して所定の正電圧が印加されている。
図1に示す第1実施形態に係る半導体装置1によれば、第1半導体領域9と第2半導体領域11とのチャージバランスをよくできるので、耐圧を向上させることができる。この効果について比較形態と比較しながら説明する。図2は比較形態に係る半導体装置45の一部の縦断面図であり、図1と対応する。半導体装置45に備えられるp型の第2半導体領域11は、外側部と内側部とに分けられておらず、全体が「p」である。この点が第1実施形態と異なる。
第1実施形態に係る半導体装置1の製造方法について、図1、図3〜図9を用いて説明する。図3〜図9は、図1に示す半導体装置1の製造方法を工程順に示す縦断面図である。
図10は、第2実施形態に係る半導体装置63の一部の縦断面図である。第2実施形態では、第1半導体領域9についても外側部65と内側部67とで構成している。外側部65、内側部67は共にn型である。不純物濃度は外側部65の方が内側部67よりも高く、外側部65が「n」に対して内側部67が「n−」である。
図13は、第3実施形態に係る半導体装置71の一部の縦断面図である。第1半導体領域9は、半導体基板の表面7から遠ざかるに従い不純物濃度が高くされている。これが第3実施形態と図1に示す第1実施形態とが相違する点である。なお、図13において、n型の不純物濃度が高くなるのを「n−− n− n」で示している。不純物濃度が高くなるのは、不純物濃度が階段状に上昇してもよいし、滑らかな曲線や直線状に上昇してもよい。
図15は、第4実施形態に係る半導体装置73の一部の縦断面図である。第2半導体領域11の全体の不純物濃度を「p」にしている点で図13の第3実施形態と相違する。第4実施形態においても、第2半導体領域11の縦断面上における不純物の原子数は、表面7から遠ざかるに従い増加しているが、第1半導体領域9と第2半導体領域11とのチャージバランスをとることができる。なぜならば、第1半導体領域9の不純物濃度を表面7から遠ざかるに従い高くしていることにより、第1半導体領域9の縦断面上における不純物の原子数も、表面7から遠ざかるに従い増加するからである。
図16は、第5実施形態に係る半導体装置81の一部の縦断面図である。これまでの実施形態は、エピタキシャル層を連続的に成長させてトレンチ13に第2半導体領域11を形成しているが、第5実施形態はエピタキシャル層の成長とこの層のエッチングとを交互に繰り返すことにより(いわゆるマルチステップにより)、トレンチ13に第2半導体領域11を形成する。第5実施形態では、第1及び第2半導体領域9,11の不純物濃度を、それぞれ、表面7から遠ざかるに従い高くした点を主な特徴とする。p型の不純物濃度が高くなるのを「p−− p− p」で示している。p型の不純物濃度が高くなるのは、n型と同様に、不純物濃度が階段状に上昇してもよいし、滑らかな曲線や直線状に上昇してもよい。
図23は、第6実施形態に係る半導体装置89の一部の縦断面図である。半導体装置89は、マルチステップで形成された外側部19を有する点で図1に示す第1実施形態の半導体装置1と相違する。
最後に、第1〜第6実施形態の変形例について簡単に説明する。
(1)第1〜第6実施形態では、トレンチ13の底面17が半導体基板5に到達しているが、底面17が半導体基板5に到達していない構造を本発明の実施形態にしてもよい。
(2)第1〜第6実施形態では、トレンチ13に埋め込む半導体領域をp型の半導体領域にしているが、n型の半導体領域でもよい。つまり、n型の半導体基板5上に配置されたp型の単結晶半導体層にトレンチ13を形成して、トレンチ13にn型のエピタキシャル層を埋め込むのである。
(3)第1〜第6実施形態では、n型の半導体基板5を用いているがp型の半導体基板でもよい。この場合、本実施形態に係るスーパージャンクション構造として次の二つがある。一つは、p型の半導体基板上に配置されたp型の単結晶半導体層にトレンチを形成して、トレンチにn型のエピタキシャル層を埋め込んだ構造である。他の一つは、p型の半導体基板上に配置されたn型の単結晶半導体層にトレンチを形成して、トレンチにp型のエピタキシャル層を埋め込んだ構造である。
(4)第1〜第6実施形態はゲート絶縁膜がシリコン酸化膜を含むMOS型であるが、本発明の実施形態はこれに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜(例えば高誘電体膜)からなるMIS(Metal Insulator Semiconductor)型にも適用される。
(5)第1〜第6実施形態に係る半導体装置は、縦型のパワーMOSFETであるが、スーパージャンクション構造を適用することが可能な半導体装置(例えば、IGBT(Insulated Gate Bipolar Transistor)、SBT(Schottky Barrier Diode))ならば、本発明の実施形態にすることができる。
(6)第1〜第6実施形態に係る半導体装置は、シリコン半導体を用いた半導体装置であるが、他の半導体(例えば、シリコンカーバイト、窒化ガリウム)を用いた半導体装置も本発明の実施形態にすることができる。
Claims (1)
- 半導体基板と、
前記半導体基板の表面側に配置された第1導電型の単結晶半導体層に、底面と側面を有する複数のトレンチを設けることにより、前記表面と平行な方向に沿って間隔を設けて形成された第1導電型の複数の第1半導体領域と、
前記複数のトレンチにエピタキシャル層を設け、全体の不純物濃度が同じくなるように形成された第2導電型の複数の第2半導体領域と、を備え、
前記複数の第1半導体領域は、前記表面から遠ざかるに従い不純物濃度が高くされており、
前記トレンチは、前記第1半導体領域および第2半導体領域の不純物の原子数が、縦方向の各位置において同程度なるように、前記底面から遠ざかるに従い幅を大きくして設けられている
ことを特徴とする半導体装置。
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