JP2010062436A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】トレンチ内へのエピタキシャル膜の埋め込み性を確保しつつ、成膜時間が短い半導体装置の製造方法を提供する。
【解決手段】エピタキシャル膜の原料となる第１ガスを少なくとも用いてトレンチの内側の一部に第１エピタキシャル膜を成長させる第１工程と、前記第１の工程の後に、前記第１ガスと、エッチング性を有する第２ガスと、を用い、前記第２ガスの前記第１ガスに対する第２流量比が、前記第１工程における前記第２ガスの前記第１ガスに対する第１流量比よりも高い条件で、前記第１エピタキシャル膜の上に第２エピタキシャル膜を成長させる第２工程と、を備えたことを特徴とする半導体装置の製造方法を提供する。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関する。

半導体装置の製造において、基板にトレンチを形成し、そのトレンチの内部に半導体層をエピタキシャル成長させる工程がある。

例えば、縦形パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）の一例であるスーパージャンクション構造の半導体装置においては、基板にトレンチを形成した後、トレンチの内部に半導体層をエピタキシャル成長させる。これにより、ｐ型ピラー層及びｎ型ピラー層のスーパージャンクション構造が形成され、このｐ型ピラー層とｎ型ピラー層とがドリフト層となる。ｐ型ピラー層とｎ型ピラー層とに含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高濃度でドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現する。

このような半導体装置の製造において、高いアスペクト比を有するトレンチへの埋め込み性を確保する条件で成膜が行われているため、成膜時間が長いことが問題である。
例えば、従来の方法では、埋め込み性の向上のために、原料ガスであるＳｉＨ_２Ｃｌ_２にエッチン性のあるＨＣｌガスを添加して、トレンチの下部よりも上部の方が成膜速度が遅くなる条件で成膜することが行われるが、この場合、全体の膜の成膜速度が遅くなるため、成膜時間が長い。
また、比較的成膜速度が速い条件による成膜と、その後のエッチングと、を繰り返してエピタキシャル膜を埋め込む方法もあるが、この場合も全体の成膜時間が長い。
このように、従来の方法においては、長い成膜時間を要し、生産性が悪かった。

なお、特許文献１には、ボイドの発生を抑制し、エピタキシャル膜形成後の平坦性を向上させるために、シリコンソースガスとハロゲン化物ガスの混合ガスを用いる成膜に関する技術が開示されている。
特開２００７−９６１３７号公報

本発明は、トレンチ内へのエピタキシャル膜の埋め込み性を確保しつつ、成膜時間が短い半導体装置の製造方法を提供する。

本発明の一態様によれば、エピタキシャル膜の原料となる第１ガスを少なくとも用いてトレンチの内側の一部に第１エピタキシャル膜を成長させる第１工程と、前記第１の工程の後に、前記第１ガスと、エッチング性を有する第２ガスと、を用い、前記第２ガスの前記第１ガスに対する第２流量比が、前記第１工程における前記第２ガスの前記第１ガスに対する第１流量比よりも高い条件で、前記第１エピタキシャル膜の上に第２エピタキシャル膜を成長させる第２工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、トレンチ内へのエピタキシャル膜の埋め込み性を確保しつつ、成膜時間が短い半導体装置の製造方法が提供される。

以下、本発明の実施の形態について図面を参照して詳細に説明する。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施の形態）
図１は、本発明の第１の実施形態に係る半導体装置の製造方法を例示する模式図である。
すなわち、同図（ａ）は、ガス流量条件を例示するグラフ図であり、同図（ｂ）は、トレンチの各位置での膜厚の時間変化を例示するグラフ図であり、同図（ｃ）は、トレンチの各位置を例示する模式的断面図である。
図２は、本発明の第１の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
図３は、本発明の第１の実施形態に係る半導体装置の製造方法によって形成される半導体装置の構成を例示する模式的断面図である。

まず、図３によって、本発明の第１の実施形態に係る半導体装置の製造方法によって形成される半導体装置の一例を説明する。
図３に表したように、本実施形態に係る半導体装置の製造方法によって製造される半導体装置１０は、半導体層の表裏面のそれぞれに設けられた第１の主電極１０１（ドレイン電極）と第２の主電極１０９（ソース電極）との間を結ぶ縦方向に主電流経路が形成される縦型素子である。

半導体装置１０においては、高不純物濃度のｎ^＋型シリコンからなる第１の第１導電型半導体層（ドレイン層）１０２の主面上に、ｎ型シリコンからなる第２の第１導電型半導体層（ｎ型ピラー層）１０３と、ｐ型シリコンからなる第３の第２導電型半導体層（ｐ型ピラー層）１０４とが設けられている。

ｎ型ピラー層１０３とｐ型ピラー層１０４とは、ドレイン層１０２の主面に対して略平行な横方向に交互に隣接（ｐｎ接合）して周期的に配列され、いわゆる「スーパージャンクション構造」を構成している。ｎ型ピラー層１０３の底部は、ドレイン層１０２に接して、オン時における主電流経路の一部を構成している。

ｎ型ピラー層１０３とｐ型ピラー層１０４との周期的配列構造（スーパージャンクション構造）の平面パターンは、例えばストライプ状であるが、これに限ることなく、格子状や千鳥状に形成しても良い。

ｐ型ピラー層１０４の上には、ｐ型シリコンからなる第４の第２導電型半導体領域（ベース領域）１０５が設けられている。ベース領域１０５は、ｐ型ピラー層１０４と同様に、ｎ型ピラー層１０３に対して隣接してｐｎ接合している。ベース領域１０５の表面には、ｎ^＋型シリコンからなる第５の第１導電型半導体領域（ソース領域）１０６が選択的に設けられている。

ｎ型ピラー層１０３から、ベース領域１０５を経てソース領域１０６に至る部分の上には、ゲート絶縁膜１０７が設けられている。ゲート絶縁膜１０７は、例えば、シリコン酸化膜であり、膜厚は約０．１μｍである。ゲート絶縁膜１０７の上には、制御電極（ゲート電極）１０８が設けられている。

ソース領域１０６の一部、及び、ベース領域１０５におけるソース領域１０６間の部分の上には、第２の主電極（ソース電極）１０９が設けられている。ソース電極１０９は、ソース領域１０６及びベース領域１０５に接して電気的に接続されている。ドレイン層１０２の主面の反対側の面には、第１の主電極（ドレイン電極）１０１が設けられ、ドレイン電極１０１はドレイン層１０２と電気的に接続されている。

制御電極１０８に所定の電圧が印加されると、その直下のベース領域１０５の表面付近にチャネルが形成され、ソース領域１０６とｎ型ピラー層１０３とが導通する。その結果、ソース領域１０６、ｎ型ピラー層１０３、ドレイン層１０２を介して、ソース電極１０９とドレイン電極１０１との間に主電流経路が形成され、この半導体装置がオン状態とされる。

このような構造のスーパージャンクション構造においては、１つのピラー層の両隣に反対導電型のピラー層がｐｎ接合していることで、ドレイン電極１に高電圧が印加されると、各ピラー層の両側から空乏層が伸び、高耐圧を保持できる。

このような構造を有する半導体装置１０を形成する際には、例えば、第２の第１導電型半導体層（ｎ型ピラー層）１０３となるｎ型シリコン層にトレンチを形成し、その内部に、ｐ型シリコンをエピタキシャル製造させて埋め込むことによって、第３の第２導電型半導体層（ｐ型ピラー層）１０４を形成することができる。

以下では、本実施形態に係る半導体装置の製造方法として、ｎ型シリコン層にトレンチを形成し、その内部にｐ型シリコンをエピタキシャル成長させる方法として説明する。そして、まず、１つのトレンチにおける成膜の状況についてのみ説明する。

本実施形態に係る半導体装置の製造方法におけるトレンチの内部へのエピタキシャル成膜においては、エピタキシャル膜の原料となる第１ガスと、エピタキシャル膜に対してエッチング性を有する第２ガスと、を用いて成膜する。

図１（ａ）は、本実施形態に係る半導体装置の製造方法におけるガス流量条件を例示している。同図の横軸は時間ｔであり、同図の種軸は、第２ガスの第１ガスに対する流量比Ａを表している。
そして、同図（ｃ）は、トレンチの各位置を例示している。
すなわち、図１（ｃ）に表したように、トレンチ２１０の底の部分を底部２１０ｃとし、上の部分を上部２１０ａとし、底部２１０ｃと上部２１０ａの中間の部分を中間部２１０ｂとする。
そして、同図（ｂ）は、トレンチ２１０の各位置における膜厚の時間変化を例示するグラフ図である。すなわち、横軸は時間ｔを示し、縦軸は、底部２１０ｃ、中間部２１０ｂ及び上部２１０ａの膜厚ｄを示している。すなわち、同図は、底部２１０ｃ、中間部２１０ｂ及び上部２１０ａにおける成膜速度を例示している。

図１（ａ）及び図２に表したように、本実施形態に係る半導体装置の製造方法の第１工程（ステップＳ１１０）では、まず、エピタキシャル膜の原料となる第１ガスを用いてトレンチ２１０の内側の一部に第１エピタキシャル膜２４１を成膜する。この時、第１ガスの他にエピタキシャル膜に対してエッチング性のある第２ガスを添加しても良い。

そして、第２工程（ステップＳ１２０）では、前記第１ガスと、エピタキシャル膜に対してエッチング性のある第２ガスと、を用いて、前記第１ガスに対する前記第２ガスの流量比が、前記第１工程よりも高い条件で、前記第１エピタキシャル膜２４１の内側に第２エピタキシャル膜２４２を成膜する。

すなわち、時刻Ｔ０から時刻Ｔ１までのステップＳ１１０の期間においては、第２ガスの第１ガスに対する流量比Ａは、第１流量比Ａ１であり、時刻Ｔ１から時刻Ｔ２までのステップＳ１２０の期間においては、第２ガスの第１ガスに対する流量比Ａは、第２流量比Ａ２であり、第２流量比Ａ２は第１流量比Ａ１よりも高い。すなわち、数式（１）を満たす。

Ａ１ ＜ Ａ２ （１）

ここで、ステップＳ１１０においては、第２ガスは用いなくてもよく、すなわち、第１流量比Ａ１は０であっても良い。

このように、第１ガス及び第２ガスの条件を設定することにより、成膜中のトレンチ２１０の各位置における膜厚の変化は以下のようになる。

すなわち、図１（ｂ）に表したように、ステップＳ１１０においては、トレンチ２１０の上部２１０ａ、中間部２１０ｂ及び底部２１０ｃで、ほぼ同じ成膜速度でエピタキシャル膜が成膜する。

そして、ステップＳ１２０においては、トレンチ２１０の上部２１０ａにおいては、中部２１０ｂよりも成膜速度が遅く、底部２１０ｃにおいては中部２１０ｂよりも成膜速度が速い。すなわち、底部２１０ｃから中部２１０ｂ、上部２１０ａに行くに従って、成膜速度が遅くなっている。これは、ステップＳ１２０では、エッチング性の第２ガスの流量比を高くしているためである。すなわち、第２ガスの比率を高くすることによって、トレンチ２１０の開口部に近い上部２１０ａでは成膜と同時にエッチングの影響が大きく、トレンチ２１０の開口部から遠い底部２１０ｃでは、エッチングの影響が小さいために、このように、トレンチ２１０の開口部に近いほど成膜速度が遅くなる。

図４は、本発明の第１の実施形態に係る半導体装置の製造方法における成膜状態を例示する模式的断面図である。
同図（ａ）は、成膜を開始する前のトレンチの状態を例示しており、同図（ｂ）は、最初の段階（ステップＳ１１０）における成膜の状態を例示しており、同図（ｃ）は次の段階（ステップＳ１２０）における成膜の状態を例示している。

図４（ａ）に表したように、まず、例えば、第１の第１導電型半導体層（ドレイン層）１０２及び第２の第１導電型半導体層（ｎ型ピラー層）１０３となる、ｎ型シリコン層２０３に、例えば酸化シリコンからなる所定形状のマスク２３０が形成され、マスク２３０に基づいた開口部を有するトレンチ２１０が形成されている。

そして、図４（ｂ）に表したように、最初の段階であるステップＳ１１０の期間においては、第２ガスの第１ガスに対する流量比Ａを第１流量比Ａ１としてエピタキシャル成膜し、第１エピタキシャル膜２４１を形成する。この時、第１流量比Ａ１は比較的小さく、例えば、第２ガスの流量を、零または非常に小さい値に設定し、これにより、図１（ｂ）に例示したようにトレンチ２１０の上部２１０ａ、中部２１０ｂ及び底部２１０ｃにおける成膜速度は、ほぼ同じになる。このため、トレンチ２１０の上部２１０ａ、中部２１０ｂ及び底部２１０ｃでほぼ均等にエピタキシャル膜の膜厚が厚くなっていき、結果として、トレンチ２１０の幅は次第に細くなる。そして、ある程度トレンチが細くなってくると、例えば、トレンチ２１０の底部２１０ｃに原料ガスである第１ガスが到達し難くなる。

この時、次の段階であるステップＳ１２０を実施する。すなわち、第２ガスの第１ガスに対する流量比Ａを、第１流量比Ａ１から第２流量比Ａ２に切り換えてエピタキシャル成膜し、第２エピタキシャル膜２４２を形成する。この時、第２流量比Ａ２は比較的大きく、エッチング性が大きくされた条件であり、図１（ｂ）に例示したようにトレンチ２１０の上部２１０ａから底部２１０ｃに行くに従って成膜速度が高くなる条件である。このため、細くなったトレンチ２１０においても、底部２１０ｃに成膜することが可能となり、トレンチにボイドなどは発生しない。そして、底部２１０ｃから中部２１０ｂ、上部２１０ａにかけて次第にトレンチ２１０が埋められていく。

すなわち、本実施形態に係る半導体装置の製造方法においては、トレンチ２１０の幅が比較的広く、原料ガスである第１ガスがトレンチ２１０の底部２１０ｃに効果的に届く最初の段階では、トレンチ２１０の上部２１０ａ、中部２１０ｂ及び底部２１０ｃで比較的均等な速度でエピタキシャル膜が成長するように成膜する。そして、その後、トレンチ２１０が細くなり、原料ガスである第１ガスがトレンチ２１０の底部２１０ｃに届きにくくなった次の段階では、トレンチ２１０の上部２１０ａに比べて底部２１０ｃの方が成膜速度が高くなる条件でエピタキシャル膜を成長させる。これにより、各段階での成膜を効率的に行うことが可能となり、結果として、トレンチ２１０を埋め込むのに要する全体の時間が短縮される。

このように、本実施形態に係る半導体装置の製造方法によれば、第１ガス及び第２ガスの条件を適切に設定することにより、トレンチ内へのエピタキシャル膜の埋め込み性を確保しつつ、成膜時間が短い半導体装置の製造方法が提供できる。

なお、上記の第１ガスは、原料ガスであり、ＳｉＨ_４、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３及びＳｉＨ_６よりなる群から選ばれた少なくとも１つを含むことができる。

また、上記の第２ガスは、成膜されるエピタキシャル膜に対してエッチング性を有するガスであり、塩化水素、塩素、フッ素、三フッ化塩素、フッ化水素、臭化水素よりなる群から選ばれた少なくとも１つを含むことができる。

なお、これらの第１ガス及び第２ガスの少なくともいずれかは、Ｈ_２等のキャリアガス、及び、例えば、Ｂ_２Ｈ_６、ＢＦ_３、ＰＨ_３、ＡｓＨ_３等のドーピングガスの少なくともいずれかを含むことができる。

なお、上記において、図１及び図４に例示した成膜の様子は、説明を簡単にするために模式的に描かれており、厳密なものではない。例えば、図１（ａ）では、成膜条件として、ステップＳ１１０とステップＳ１２０との２つの段階が例示されているが、３つ以上の段階で成膜しても良い。また、ステップＳ１１０及びステップＳ１２０において、流量比Ａは、階段的に、すなわち、不連続に変化させているが、徐々に、すなわち、連続的に変化させても良い。すなわち、本実施形態に係る半導体装置の製造方法においては、トレンチ内への成膜において、流量比Ａが小さいステップＳ１１０と、その後の流量比ＡがステップＳ１１０よりも高いステップＳ１２０があれば良い。

また、本実施形態に係る半導体装置の製造方法においては、Ｓ１１０におけるトレンチ２１０の上部２１０ａの成膜速度と底部２１０ｃの成膜速度との差が、ステップＳ１２０において拡大されれば良い。すなわち、ステップＳ１１０におけるトレンチ２１０の上部２１０ａ及び下部２１０ｃの成膜速度をそれぞれＶ１ａ及びＶ１ｃとし、ステップＳ１２０における上部２１０ａ及び下部２１０ｃの成膜速度をそれぞれＶ２ａ及びＶ２ｃとしたとき、以下の数式（２）を満たせば良い。

Ｖ１ｃ−Ｖ１ａ ＜ Ｖ２ｃ−Ｖ２ａ （２）
図１（ｂ）の例では、数式（２）の左辺が零である例であるが、本発明はこれに限らず、数値（２）を満たせば良い。

なお、本実施形態において、トレンチ２１０へのエピタキシャル膜の形成に際しては、成膜温度は、例えば、１０００℃とすることができる。ただし、本発明はこれに限らず、成膜温度は任意である。そして、ステップＳ１１０とステップＳ１２０とで成膜温度を変えても良い。本実施形態に係る半導体装置の製造方法において、成膜温度は９００℃以上１１００℃以下が望ましい。この条件で成膜することにより、均一な特性のエピタキシャル膜が、比較的短時間で得られる。

また、本実施形態において、トレンチ２１０へのエピタキシャル膜の形成に際しては、成膜時のガス圧力は、例えば、１０６００Ｐａとすることができる。ただし、本発明はこれに限らず、ガス圧力は任意である。また、ステップＳ１１０とステップＳ１２０とでガス圧力を変えても良い。本実施形態に係る半導体装置の製造方法において、ガス圧力は１３３３．２２Ｐａ以上、３９９９６．６Ｐａ以下が望ましい。この条件で成膜することにより、均一な特性のエピタキシャル膜が、比較的短時間で得られる。

（第１の実施例）
本実施形態に係る半導体装置の製造方法の第１の実施例を説明する。
本実施例においては、例えば１０００℃、１０６００Ｐａで成膜が行われる。ただし、この条件は一例であり、他の条件でも良い。
そして、第１の実施例に係る半導体装置の製造方法においては、図１（ａ）に例示した、ステップＳ１１０では、第１ガスであるＳｉＨ_２Ｃｌ_２の流量を１．０ｓｌｍとし、第２ガスを用いない。すなわち、第１流量比Ａ１は０である。

そして、ステップＳ１２０では、第１ガスであるＳｉＨ_２Ｃｌ_２の流量を０．７ｓｌｍとし、第２ガスであるＨＣｌの流量を１．７５ｓｌｍとする。すなわち、第２流量比Ａ２は２．５である。

この時、ステップＳ１１０の時間は、全体の成膜時間の７６％であり、ステップＳ１２０の時間は全体の成膜時間の２４％である。そして、全体の成膜時間は４０分で成膜が可能であった。

（第１の比較例）
図５は、第１の比較例の半導体装置の製造方法を例示する模式図である。
すなわち、同図（ａ）は、ガス流量条件を例示するグラフ図であり、同図（ｂ）は、トレンチの各位置での膜厚の時間変化を例示するグラフ図である。なお、トレンチの各位置については、図１（ｃ）と同様である。

第１の比較例の半導体装置の製造方法においても、１０００℃、１０６００Ｐａで成膜が行われる。
そして、図５（ａ）に表したように、第１ガスであるＳｉＨ_２Ｃｌ_２の流量を１．０ｓｌｍとし、第２ガスを用いない。すなわち、第１の比較例においては、流量比Ａ８は常に０である。

図５（ｂ）に表したように、この条件で成膜すると、上部２１０ａ、中部２１０ｂ及び底部２１０ｃでの成膜速度は、ほぼ同じで成膜が開始される。そして、成膜が進み、トレンチ２１０は細くなった場合には、トレンチ２１０の底部２１０ｃに原料ガスである第１ガスが届きにくくなり、底部では成膜が行われないまま上部２１０ａでの成膜が行われる。このため、底部２１０ｃにボイドが発生する。

（第２の比較例）
図６は、第２の比較例の半導体装置の製造方法を例示する模式図である。
すなわち、同図（ａ）は、ガス流量条件を例示するグラフ図であり、同図（ｂ）は、トレンチの各位置での膜厚の時間変化を例示するグラフ図である。なお、トレンチの各位置については、図１（ｃ）と同様である。

第２の比較例の半導体装置の製造方法においても、１０００℃、１０６００Ｐａで成膜が行われる。
そして、図６（ａ）に表したように、本比較例では、第１ガスであるＳｉＨ_２Ｃｌ_２の流量が０．９２ｓｌｍとされ、第２ガスであるＨＣｌの流量が１．７５ｓｌｍとされる。そして、この流量の条件は、エピタキシャル成膜中において一定である。すなわち、本比較例における流量比Ａは、流量比Ａ９で一定であり、１．９０である。なお、この流量比Ａ９は、上記の第１の実施例における第１流量比Ａ１と第２流量比Ａ２との間の値である。

なお、第１の比較例においては、流量比Ａ８が小さ過ぎた（エッチング性の第２ガスが少な過ぎた）ためにトレンチ２１０の底部２１０ｃにボイドが発生したのに対して、本比較例は、トレンチ２１０にボイドが発生しない条件である。

すなわち、図６（ｂ）に表したように、トレンチ２１０の上部２１０ａの成膜速度は、常に、底部２１０ｃよりも小さい。このため、トレンチ２１０が細くなった場合においても、底部２１０ｃに原料ガスである第１ガスが比較的到達でき、ボイドが発生せずに、トレンチ２１０の埋め込みが可能である。この時、埋め込みに必要とした時間は８５分であった。

このように、第１の比較例でトレンチ２１０にボイドが発生した。そして、本実施例及び第２の比較例では、ボイドが発生せずにトレンチ２１０を埋め込むことができた。この時、第２の比較例の成膜時間は８５分であるのに対して、本実施例の成膜時間は４０分であり、本実施例では、第２の比較例の成膜時間の４７％の時間でトレンチを埋め込むことができた。そして、形成されたエピタキシャル膜の特性や平坦性は第２の比較例と同等であった。

すなわち、本実施例に係る半導体装置の製造方法によれは、第２の比較例によるエピタキシャル成長膜と同等の性能の膜を、第２の比較例の半分以下の時間で成膜することができる。

このように、本実施例に係る半導体装置の製造方法によれば、第１ガス及び第２ガスの条件を適切に設定することにより、トレンチ内へのエピタキシャル膜の埋め込み性を確保しつつ、成膜時間が短い半導体装置の製造方法が提供できる。

（第２の実施形態）
図７は、本発明の第２の実施形態に係る半導体装置の製造方法を例示する模式図である。
すなわち、同図（ａ）は、ガス流量条件を例示するグラフ図であり、同図（ｂ）は、トレンチの各位置での膜厚の時間変化を例示するグラフ図である。なお、トレンチの各位置については、図１（ｃ）と同様である。
図８は、本発明の第２の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。

本実施形態に係る半導体装置の製造方法によって製造される半導体装置も、例えば、図３に例示した半導体装置１０の構造を有している。

図７（ａ）、図８に表したように、本実施形態に係る半導体装置の製造方法は、第１工程（ステップＳ１１０）と、第２工程（ステップＳ１２０）と、第３工程（ステップＳ１３０）を有する。第１工程（ステップＳ１１０）及び第２工程（ステップＳ１２０）に関しては、第１の実施形態と同様なので説明を省略する。

本実施形態の第３工程（ステップＳ１３０）においては、前記第１ガスと、前記第１ガスに対する前記第２ガスの流量比が前記第２工程よりも低い前記第２ガスと、を用いて、前記第２エピタキシャル膜の内側に第３エピタキシャル膜を成膜する。

すなわち、時刻Ｔ０から時刻Ｔ１までのステップＳ１１０の期間においては、第２ガスの第１ガスに対する流量比Ａは、第１流量比Ａ１であり、時刻Ｔ１から時刻Ｔ２までのステップＳ１２０の期間においては、第２ガスの第１ガスに対する流量比Ａは、第２流量比Ａ２であり、時刻Ｔ２から時刻Ｔ３までのステップＳ１３０の期間においては、第２ガスの第１ガスに対する流量比Ａは、第３流量比Ａ３である。

そして、第２流量比Ａ２は第１流量比Ａ１よりも高く、すなわち、既に説明した数式（１）を満たす。
そして、第３流量比Ａ３は第２流量比Ａ２よりも低く、数式（３）を満たす。

Ａ３ ＜ Ａ２ （３）

このように、第１ガス及び第２ガスの条件を設定することにより、成膜中のトレンチ２１０の各位置における膜厚の変化は以下のようになる。

すなわち、図７（ｂ）に表したように、ステップＳ１１０においては、トレンチ２１０の上部２１０ａ、中間部２１０ｂ及び底部２１０ｃで、ほぼ同じ成膜速度でエピタキシャル膜が成膜し、第１エピタキシャル膜２４１が形成される。

そして、図７（ｂ）に表したように、ステップＳ１２０においては、トレンチ２１０の上部２１０ａにおいては、底部２１０ｃから中部２１０ｂ、上部２１０ａに行くに従って成膜速度が遅くなる。すなわち、既に説明したように、ステップＳ１２０では、エッチング性の第２ガスの流量比を高くしているため、トレンチの開口部に近い上部２１０ａでは成膜と同時にエッチングの影響が大きく、トレンチの開口部から遠い底部２１０ｃでは、エッチングの影響が小さいため、トレンチの開口部に近いほど成膜速度が遅くなる。これにより、細くなったトレンチ２１０においても、底部２１０ｃに成膜することが可能となり、トレンチにボイドなどは発生しない。そして、底部２１０ｃから中部２１０ｂ、上部２１０ａにかけて次第にトレンチ２１０が埋められていく。すなわち、第１エピタキシャル膜２４１の内側に、第２エピタキシャル２４２が形成されていく。
そして、トレンチ２１０の底部２１０ｃと中部２１０ｂが埋め込まれ、上部２１０ａのみが埋め込まれないで残る。

この時、ステップＳ１３０として、第２流量比Ａ２よりも低い、第３流量比Ａ３によって、エピタキシャル膜を成長させ、第３エピタキシャル膜２４３を形成する。このステップＳ１３０では、第３流量比Ａ３が小さく、すなわち、エッチング性の第２ガスの量が少ないため、原料ガスである第１ガスによる効果が大きく、成膜速度が高い。すなわち、トレンチ２１０の底部２１０ｃと中部２１０ｂが埋め込まれ、上部２１０ａのみが埋め込まれないで残っている状態において、第２ガスの比率を低くして、成膜速度を上げる。

これにより、第２の実施形態に係る半導体装置の製造方法においては、全体の成膜時間が、第１の実施形態よりもさらに短縮される。

図９は、本発明の第２の実施形態に係る半導体装置の製造方法における成膜状態を例示する模式的断面図である。
同図（ａ）は、最初の段階（ステップＳ１１０）における成膜の状態を例示しており、同図（ｂ）は次の段階（ステップＳ１２０）における成膜の状態を例示しており、同図（ｃ）は、その次の段階（ステップＳ１３０）における成膜の状態を例示している。

図９（ａ）に表したように、最初の段階であるステップＳ１１０の期間においては、第２ガスの第１ガスに対する流量比Ａを第２流量比Ａ１として、第１エピタキシャル膜を成膜する。この時、第１流量比Ａ１は比較的小さく、トレンチ２１０の上部２１０ａ、中部２１０ｂ及び底部２１０ｃにおける成膜速度は、ほぼ同じになり、トレンチ２１０の上部２１０ａ、中部２１０ｂ及び底部２１０ｃでほぼ均等にエピタキシャル膜の膜厚が厚くなっていき、結果として、トレンチ２１０の幅は次第に細くなる。そして、ある程度トレンチが細くなってくると、例えば、トレンチ２１０の底部２１０ｃに原料ガスである第１ガスが到達し難くなる。

そして、次の段階であるステップＳ１２０においては、第２ガスの第１ガスに対する流量比Ａを第１流量比Ａ１よりも高い第２流量比Ａ２に切り換えて、第２エピタキシャル膜２４２を成膜する。この時、トレンチ２１０の上部２１０ａから底部２１０ｃに行くに従って成膜速度が高くなるようにすることで、細くなったトレンチ２１０においても、底部２１０ｃに成膜することが可能となり、トレンチにボイドなどは発生しない。そして、底部２１０ｃから中部２１０ｂ、上部２１０ａにかけて次第にトレンチ２１０が埋められ、上部のみが残る。この時、図９（ｂ）に表したように、例えば、トレンチ２１０の上部２１０ａには、幅より深さの方が小さい、例えば、断面がＶ字状の凹部が形成された状態となる。

この時に、さらに次の段階であるステップＳ１３０に切り換え、流量比をステップＳ１２０の第２流量比Ａ２から第３流量比Ａ３へと低くして、第３エピタキシャル膜を成膜する。これにより、上記のＶ字状の凹部への埋め込みを高速に行うことできる。

すなわち、本実施形態に係る半導体装置の製造方法においては、トレンチ２１０の幅が比較的広く、原料ガスである第１ガスがトレンチ２１０の底部２１０ｃに効果的に届く最初の段階（ステップＳ１１０）では、トレンチ２１０の上部２１０ａ、中部２１０ｂ及び底部２１０ｃで比較的均等な速度でエピタキシャル膜が成長するように成膜する。そして、その後、トレンチ２１０が細くなり、原料ガスである第１ガスがトレンチ２１０の底部２１０ｃに届きにくくなった次の段階（ステップＳ１２０）では、トレンチ２１０の上部２１０ａに比べて底部２１０ｃの方が成膜速度が高くなる条件でエピタキシャル膜を成長させる。そして、トレンチ２１０がほぼ埋め込まれ、上部２１０ａのみが残っている状態のその次の段階（ステップＳ１３０）では、エッチング性の第２ガスの流量を下げ、成膜速度の高い成膜を行う。

これにより、各段階での成膜を効率的に行うことが可能となり、結果として、トレンチ２１０を埋め込むのに要する全体の時間が短縮される。

このように、本実施形態に係る半導体装置の製造方法によれば、第１ガス及び第２ガスの条件をさらに適切に設定することにより、トレンチ内へのエピタキシャル膜の埋め込み性を確保しつつ、成膜時間が短い半導体装置の製造方法が提供できる。

なお、既に説明したように、本実施形態に係る半導体装置の製造方法においては、ステップＳ１３０の第３流量比Ａ３は、第２ステップＳ１２０の第２流量比Ａ２よりも低い。その一例として、図６（ａ）に表した具体例では、ステップＳ１３０における流量比Ａ３は、第１流量比Ａ１と第２流量比Ａ２との間の値となっているが、本発明はこれには制限されない。例えば、第３流量比Ａ３は、第１流量比Ａ１と同じであっても良く、第１流量比Ａ１よりも小さくても良い。

なお、上記において、図７及び図９に例示した成膜の様子は、説明を簡単にするために模式的に描かれており、厳密なものではない。例えば、図７（ａ）では、成膜条件として、ステップＳ１１０とステップＳ１２０とステップＳ１３０の３つの段階が例示されているが、成膜時間の短縮や埋め込み性を阻害しないような別のステップを、上記の３つのステップのそれぞれの前後に実施しても良い。

例えば、ステップＳ１１０とステップＳ１２０との間に、ステップＳ１１０及びステップＳ１２０の中間的な条件で成膜するステップを設けても良く、また、ステップＳ１２０とステップＳ１３０との間に、ステップＳ１２０及びステップＳ１３０の中間的な条件で成膜するステップを設けても良い。

また、ステップＳ１１０、ステップＳ１２０及びステップＳ１３０において、流量比Ａは、階段的に、すなわち不連続に変化させているが、徐々に、すなわち連続的に変化させても良い。

すなわち、本実施形態に係る半導体装置の製造方法においては、トレンチ内への成膜において、流量比Ａが小さいステップＳ１１０と、その後の、流量比ＡがステップＳ１１０よりも高いステップＳ１２０と、さらにその後の、流量比ＡがステップＳ１２０よりも低いステップＳ１３０と、があれば良い。すなわち、数式（１）と数式（３）を満たす流量比で成膜が行われれば良い。

なお、図９（ｂ）、（ｃ）に例示したように、トレンチ２１０開口部の周辺にトレンチ２１０の上面よりも突出した膜が成膜されることがあるが、この膜はこの工程の後に、例えばＣＭＰ（Chemical Mechanical Polishing)などの手法によって除去し、平坦化することができる。

（第２の実施例）
本実施形態に係る第２の実施例について説明する。
図１０は、本発明の第２の実施例に係る半導体装置の製造方法における成膜状態を例示する模式的断面図である。
同図（ａ）は、最初の工程の図であり、同図（ｂ）〜（ｅ）はそれぞれ前の図に続く工程の図である。そして、同図（ｃ）はステップＳ１１０における成膜の状態を例示しており、同図（ｄ）はステップＳ１２０における成膜の状態を例示しており、同図（ｅ）は、ステップＳ１３０における成膜の状態を例示している。

図１０（ａ）に表したように、第２の実施例に係る半導体装置の製造方法においては、まず、第１の主電極１０１（ドレイン電極）となるｎ^＋シリコン膜２０１を形成したシリコン基板上に、第１の第１導電型半導体層（ドレイン層）１０２及び第２の第１導電型半導体層（ｎ型ピラー層）１０３となる、ｎ型シリコン層２０３を形成し、その上に酸化膜２３０を形成する。

次に、図１０（ｂ）に表したように、フォトリソグラフィにより酸化膜２３０の上に図示しないレジストパターンを形成し、ＲＩＥ（Reactive Ion Etching）により酸化膜２３０を開口し、さらに、ＲＩＥにより、ｎ型シリコン層２０３中にトレンチ２１０を形成し、表面のレジスト（酸化膜２３０）を除去する。なお、この時、トレンチ２１０の深さは５０μｍである。

そして、以下、このトレンチ２１０内をエピタキシャル膜で埋め込む。この時、１０００℃、１０６００Ｐａの条件は一定とする。
まず、図１０（ｃ）に表したようにそして、ステップＳ１１０では、第１ガスであるＳｉＨ_２Ｃｌ_２の流量を１．０ｓｌｍとし、第２ガスを用いない。すなわち、第１流量比Ａ１は０である。既に説明したように、トレンチ２１０の上部２１０ａ、中間部２１０ｂ及び底部２１０ｃではほぼ同じ成膜速度となり、トレンチ２１０の幅が次第に細くなる。これにより、第１エピタキシャル膜２４１が形成され、トレンチ２１０の内部の７５％が埋め込まれる。

そして、図１０（ｄ）に表したように、ステップＳ１２０では、第１ガスであるＳｉＨ_２Ｃｌ_２の流量を０．７ｓｌｍとし、第２ガスであるＨＣｌの流量を１．７５ｓｌｍとし、エピタキシャル膜を成膜する。すなわち、第２流量比Ａ２は、２．５である。これにより、第２エピタキシャル膜２４２が形成され、トレンチ２１０の内部の２３％が埋め込まれる。

そして、図１０（ｅ）に表したように、ステップＳ１３０では、第１ガスであるＳｉＨ_２Ｃｌ_２の流量を１．０ｓｌｍとし、第２ガスであるＨＣｌの流量を１．０ｓｌｍとし、エピタキシャル膜を成膜する。すなわち、第３流量比Ａ３は、１．０である。これにより、第３エピタキシャル膜２４３が形成され、トレンチ２１０の内部の上部２１０ａに残っていた２％が埋め込まれる。
その後、表面をＣＭＰで平坦化し、さらに、その後、ＭＯＳ構造を形成する。

このような方法により、ボイドの発生もなく、トレンチにエピタキシャル膜を短時間で埋め込むことができる。

このように、本実施例に係る半導体装置の製造方法によれば、第１ガス及び第２ガスの条件をさらに適切に設定することにより、トレンチ内へのエピタキシャル膜の埋め込み性を確保しつつ、成膜時間が短い半導体装置の製造方法が提供できる。

（第３の実施形態）
本発明の第３の実施形態に係る半導体装置の製造方法は、異なる幅のトレンチにエピタキシャル膜を埋め込む製造方法である。
すなわち、本実施形態に係る半導体装置の製造方法によって製造される半導体装置も、例えば、図３に例示した半導体装置１０の構造を有している。ただし、ｎ型ピラー層１０３及びｐ型ピラー層１０４の少なくともいずれかが、複数種の幅で設けられる。この場合、深さが同等で２種類以上の幅のトレンチが設けられる。

そして、本実施形態に係る半導体装置の製造方法においては、深さが同等で２種類以上の幅のトレンチを有する半導体装置において、上記のステップＳ１１０とステップＳ１２０の条件を使用して、全てのトレンチパターンをほぼ同等の時間で埋め込むことができる。説明を簡単にするために、まず、幅の異なる２種のトレンチがある場合について説明する。ここで、幅が狭い方のトレンチの幅をＷ_１とし、幅が広い方のトレンチの幅をＷ_２とする。

図１１は、本発明の第３の実施形態に係る半導体装置の製造方法を例示する模式図である。
すなわち、同図は、ガス流量条件を例示するグラフ図であり、横軸は時間ｔであり、縦軸は第２ガスの第１ガスに対する流量比Ａを例示している。

図１１に表したように、本実施形態に係る半導体装置の製造方法では、既に説明したステップＳ１１０とステップＳ１２０が２回繰り返される。すなわち、まず、最初に、ステップＳ１１０_１及びステップＳ１２０_１により、幅の狭い方のトレンチをエピタキシャル膜で埋め込む。この際、ステップＳ１１０_１及びステップＳ１２０_１においては、数式（１）の条件が満たされる。また、この時、数式（２）が満たされる。

そして、その時、幅が広い方のトレンチの幅は、Ｗ_２から、実質的に（Ｗ_２−Ｗ_１）に減少している。そして、この残った（Ｗ_２−Ｗ_１）の幅を、ステップＳ１１０_２及びステップＳ１２０_２により、エピタキシャル膜で埋め込む。この際、ステップＳ１１０_２及びステップＳ１２０_２においても、数式（１）の条件が満たされる。また、この時、数式（２）が満たされる。

この時、例えば、幅が狭い方のトレンチが設けられておらず、幅が広い方のトレンチだけに対してエピタキシャル膜を埋め込む時において、ステップＳ１１０及びステップＳ１２０の時間を、それぞれｔ１及びｔ２とすると、幅がＷ_１のトレンチを埋め込むステップＳ１１０_１及びステップＳ１２０_１のそれぞれの時間は、ｔ１_１・Ｗ_１／Ｗ_２、及び、ｔ２_１・Ｗ_１／Ｗ_２、とすることができる。

そして、幅が（Ｗ_２−Ｗ_１）のトレンチを埋め込むステップＳ１１０_２及びステップＳ１２０_２のそれぞれの時間は、ｔ１_２・（Ｗ_２−Ｗ_１）／Ｗ_２、及び、ｔ２_２・（Ｗ_２−Ｗ_１）／Ｗ_２とすることができる。

そして、全体の成膜時間、すなわち、ｔ１_１・Ｗ_１／Ｗ_２、ｔ２_１・Ｗ_１／Ｗ_２、ｔ１_２・（Ｗ_２−Ｗ_１）／Ｗ_２、及び、ｔ２_２・（Ｗ_２−Ｗ_１）／Ｗ_２の合計は、幅が狭い方のトレンチが無く、幅が広い方のトレンチだけに対してエピタキシャル膜を埋め込む時の合計の成膜時間、すなわち、ｔ１及びｔ２の合計に対して実質的に同等にすることができる。

すなわち、本実施形態に係る半導体装置の製造方法においては、幅が狭いトレンチをまず埋め込む条件で成膜した後、幅が広いトレンチの残りの部分を埋め込む条件で成膜することにより、幅が狭いトレンチと幅が広いトレンチをそれぞれ最適の条件で成膜し、短時間で成膜することができる。

もし、上記のように、異なる幅のトレンチを有する半導体装置製造方法において、途中で成膜条件を変えないで、また、例えば、ステップＳ１１０とステップＳ１２０とを繰り返さないで成膜を行うと、例えば、幅が狭いトレンチにおいてボイドが発生したり、成膜に過剰に時間を要し問題となる。

これに対し、既に説明したように、本実施形態に係る半導体装置の製造方法においては、それぞれの幅のトレンチに対して適正な条件でエピタキシャル膜を埋め込むことができるのでボイドなどの不具合が発生しない。そして、成膜時間も短縮される。

なお、上記のように、２種の幅を有するトレンチにエピタキシャル膜を成膜する際に、２回目のステップＳ１２０_２によって、トレンチの全てを埋め込むのではなく、その最後の段階として、既に説明したステップＳ１３０を実施しても良い。すなわち、第２ガスの第１ガスに対する第３流量比Ａ３が、ステップＳ１２０よりも低い条件による第３エピタキシャル膜２４３を成膜しても良い。

この時は、幅がＷ_１のトレンチを埋め込むステップＳ１１０_１及びステップＳ１２０_１のそれぞれの時間は、ｔ１_１・Ｗ_１／Ｗ_２、及び、ｔ２_１・Ｗ_１／Ｗ_２、であり、幅が（Ｗ_２−Ｗ_１）のトレンチを埋め込むステップＳ１１０_２及びステップＳ１２０_２のそれぞれの時間は、ｔ１_２・（Ｗ_２−Ｗ_１）／Ｗ_２、及び、（ｔ２_２・（Ｗ_２−Ｗ_１）／Ｗ_２−β）となり、第３ステップの時間がβとなる。
これによりさらに全体の成膜時間を短縮したエピタキシャル成膜が実現できる。

上記の具体例では、２種類の幅のトレンチの場合について説明したが、本実施形態に係る半導体装置の製造方法においては、幅の種類は何種類でも良い。例えば、Ｎ種類の幅を有するトレンチを埋め込む場合、以下のように行う。以下では、ｉ番目（ｉは、１以上Ｎ以下の整数。）のトレンチの、エピタキシャル膜を成長させる前の幅を、Ｗ_ｉとする。そして、トレンチの幅が狭い順に、序数ｉを並べるものとする。すなわち、一番幅が狭いトレンチの幅がＷ_１であり、一番幅の広いトレンチの幅がＷ_Ｎである。

図１２は、本発明の第３の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
まず、ｉ＝１として、最初の成膜を行う。この時、最初のステップＳ１１０ｉにおいては、第１ガスを用いて、ｔ１・（Ｗ_ｉ−Ｗ_ｉ−１）／Ｗ_Ｎの時間で、エピタキシャル膜を成膜する。ここで、Ｗ_ｉは、一番幅が狭いトレンチの幅Ｗ_１である。そして、この時、Ｗ_ｉ−１はＷ_０となるが、ここでは、便宜上、Ｗ_０は０とする。すなわち、最初のステップＳ１１０ｉにおいては、ｔ１・Ｗ_１／Ｗ_Ｎの時間で成膜を行う。これにより１回目の第１エピタキシャル膜２４１が成膜される。なお、ここで、ステップＳ１１０ｉにおいて、第１ガスに第２ガスを添加しても良い。

そして、ｉ＝１のステップＳ１２０ｉにおいては、第１ガス及び第２ガスを用いて、ｔ２・（Ｗ_ｉ−Ｗ_ｉ−１）／Ｗ_Ｎの時間で、エピタキシャル膜を成膜する。すなわち、最初のステップＳ１２０ｉにおいては、ｔ２・Ｗ_１／Ｗ_Ｎの時間で成膜を行う。これにより、１回目の第２エピタキシャル膜２４２が成膜される。なお、ここで、ステップＳ１２０ｉにおいては、ステップＳ１１０ｉとの関係において、数式（１）を満足する。

このようにして、一番幅が狭いトレンチが、第１エピタキシャル膜２４１及び第２エピタキシャル膜２４２によって埋め込まれる。

そして、ｉ＝１のステップＳ１５０ｉおいて、ｉとＮとの比較が行われ、ｉがＮ未満であれば、ｉを１増加させて、ステップＳ１１０ｉ及びステップＳ１２０ｉが実施される。

そして、ｉ＝２のステップＳ１１０ｉにおいては、第１ガスを用いて、ｔ１・（Ｗ_ｉ−Ｗ_ｉ−１）／Ｗ_Ｎの時間で、２回目の第１エピタキシャル膜２４１を成膜する。

そして、ｉ＝２のステップＳ１２０ｉにおいては、第１ガス及び第２を用いて、ｔ２・（Ｗ_ｉ−Ｗ_ｉ−１）／Ｗ_Ｎの時間で、第２エピタキシャル膜２４２を成膜する。

すなわち、ｉ＝１の成膜によって、２番目に幅が狭いトレンチの幅は、（Ｗ_ｉ−Ｗ_ｉ−１）に減少しているので、この幅に対してエピタキシャル膜の埋め込みが行われる。これにより、２番目に幅が狭いトレンチがエピタキシャル膜によって埋め込まれる。
以下、この工程を繰り返し、全てのトレンチを埋め込む。

この方法により、異なる種類の幅のトレンチに短時間でエピタキシャル膜を埋め込むことができる。
このように、本実施形態に係る半導体装置の製造方法によれば、異なる幅を有するトレンチに対して、第１ガス及び第２ガスの条件をさらに適切に設定することにより、トレンチ内へのエピタキシャル膜の埋め込み性を確保しつつ、成膜時間が短い半導体装置の製造方法が提供できる。

なお、上記のように、Ｎ個の種類の幅を有するトレンチにエピタキシャル膜を成膜する際に、Ｎ回目のステップＳ１２０_Ｎによって、トレンチの全てを埋め込むのではなく、その最後の段階として、既に説明したステップＳ１３０を実施しても良い。すなわち、第２ガスの第１ガスに対する第３流量比Ａ３が、ステップＳ１２０よりも低い条件による第３エピタキシャル膜２４３を成膜しても良い。

この時は、最後のステップＳ１１０_Ｎの時間は、ｔ１・（Ｗ_Ｎ−Ｗ_Ｎ−１）／Ｗ_Ｎ、であり、最後のステップＳ１２０_Ｎの時間は、（ｔ２・（Ｗ_Ｎ−Ｗ_Ｎ−１）／Ｗ_Ｎ−β）となり、第３ステップの時間がβとなる。
これによりさらに全体の成膜時間を短縮したエピタキシャル成膜が実現できる。

なお、本実施形態に係る半導体装置の製造方法において、異なる幅の複数のトレンチの全てにおいて、上記の条件、すなわち、任意のｉにおいて、ステップＳ１１０ｉの時間が厳密にｔ１・（Ｗ_ｉ−Ｗ_ｉ−１）／Ｗ_Ｎであり、そして、ステップＳ１２０ｉの時間が厳密にｔ２・（Ｗ_ｉ−Ｗ_ｉ−１）／Ｗ_Ｎ、または、（ｔ２・（Ｗ_Ｎ−Ｗ_Ｎ−１）／Ｗ_Ｎ−β）なくても良い。

すなわち、幅の異なる２種のトレンチどうしのいずれかにおいて、すなわち、序数ｉと、序数（ｉ＋１）の間のいずれかにおいて、上記の時間で成膜が行われれば良い。

この時、トレンチの幅を、初期状態、すなわち、エピタキシャル膜を成長させる前の状態における幅だけでなく、任意の時刻における幅とすると、以下のように記述できる。

図１３は、本発明の第３の実施形態に係る別の半導体装置の製造方法を例示するフローチャート図である。
すなわち、図１３に表したように、本実施形態に係る半導体装置の製造方法は、前記トレンチは、ある時刻において、第１の幅Ｗ_１を有する第１トレンチと、前記第１の幅Ｗ_１よりも広い第２の幅Ｗ_２を有する第２トレンチと、を有し、前記第１工程を、α１・Ｗ_１／Ｗ_２の時間（α１は定数）で実施し（ステップＳ１１０ａ）、前記第２工程を、α２・Ｗ_１／Ｗ_２の時間（α２は定数）で実施し（ステップＳ１２０ａ）、前記第１工程を、α１・（Ｗ_２−Ｗ_１）／Ｗ_２の時間で実施し（ステップＳ１１０ｂ）、前記第２工程を、（α２・（Ｗ_２−Ｗ_１）／Ｗ_２−β）の時間（βは定数）で実施する（ステップＳ１２０ｂ）。

ここで、α１とα１とは、定数であり、例えば、幅が狭い方の第１トレンチが無く、幅が広い方の第２トレンチだけに対してエピタキシャル膜を埋め込む時において、ステップＳ１１０及びステップＳ１２０のそれぞれの時間ｔ１及びｔ２とすることができる。

また、βは定数であり、上記のステップＳ１２０ｂの後に行われるステップＳ１３０の時間である。ただし、このステップＳ１３０は必要に応じて実施され、省略可能である。すなわち、βは０とすることができる。

このように、本実施形態に係る半導体装置の製造方法によれば、異なる幅を有するトレンチに対して、第１ガス及び第２ガスの条件をさらに適切に設定することにより、トレンチ内へのエピタキシャル膜の埋め込み性を確保しつつ、成膜時間が短い半導体装置の製造方法が提供できる。

なお、上記のステップＳ１１０ａ、ステップＳ１２０ａ、ステップＳ１１０ｂ、及び、Ｓ１２０ｂの４つのステップにおいて、成膜時間の短縮や埋め込み性を阻害しないような別のステップを、上記の４つのステップのそれぞれの前後に実施しても良い。
例えば、ステップＳ１１０ａとステップＳ１２０ａとの間、及び、ステップＳ１２０ａとステップＳ１１０ｂとの間、ステップＳ１１０ｂとステップＳ１２０ｂとの間、のそれぞれに、それぞれのステップどうしの中間的な条件で成膜するステップを設けても良い。

また、図１１に例示した具体例では、ステップＳ１１０ａ、ステップＳ１２０ａ、ステップＳ１１０ｂ、及び、ステップＳ１２０ｂにおいて、流量比Ａは、階段的に、すなわち不連続に変化させているが、徐々に、すなわち連続的に変化させても良い。

（第３の実施例）
本実施形態の第３の実施例に係る半導体装置の製造方法を説明する。
図１４は、本発明の第３の実施例に係る半導体装置の製造方法における成膜状態を例示する模式的断面図である。
図１５は、図１４に続く図である。

すなわち、図１４（ａ）は、最初の工程の図であり、図１４（ｂ）は、図１４（ａ）に続く工程の図であり、図１５（ａ）は、図１４（ｂ）に続く工程の図であり、図１５（ｂ）は、図１５（ａ）に続く工程の図である。

本実施例では、深さが５０μｍで幅が２μｍのトレンチ２１１、及び、深さが５０μｍで幅が４μｍのトレンチ２１２の内部に、エピタキシャル膜を成膜する。
ここでは、成膜温度は１０００℃であり、ガス圧力は１０６００Ｐａである。

そして、図１４（ａ）に表したように、１回目のステップＳ１１０として、第１ガスのＳｉＨ_２Ｃｌ_２を流量１．０ｓｌｍで、第１エピタキシャル膜２４１ａを成膜する。なお、この時、第２ガスは用いていない。従って、１回目の第１流量Ａ１は０である。これにより、幅が２μｍのトレンチ２１１の７５％が、第１エピタキシャル膜２４１ａで埋め込まれる。

そして、図１４（ｂ）に表したように、１回目のステップＳ１２０として、第１ガスのＳｉＨ_２Ｃｌ_２の流量０．７ｓｌｍとし、第２ガスのＨＣｌの流量を１．７５ｓｌｍとし、第２エピタキシャル膜２４２ａを成膜する。この時、１回目の第２流量Ａ２は２．５０である。これにより、幅が２μｍのトレンチ２１１の２３％が、第２エピタキシャル膜２４２ａで埋め込まれる。
この時、幅が４μｍのトレンチ２１２は、その４９％が、第１及び第２エピタキシャル膜２４１ａ、２４２ａで埋め込まれている。

そして、図１５（ａ）に表したように、２回目のステップＳ１１０として、第１ガスのＳｉＨ_２Ｃｌ_２を流量１．０ｓｌｍで、第１エピタキシャル膜２４１ｂを成膜する。なお、この時、第２ガスは用いていない。従って、２回目の第１流量Ａ１は０である。これにより、幅が４μｍのトレンチ２１２の８６％が、第１及び第２エピタキシャル膜２４１ａ、２４２ａ、及び、第１エピタキシャル膜２４１ｂで埋め込まれる。

そして、図１５（ｂ）に表したように、２回目のステップＳ１２０として、第１ガスのＳｉＨ_２Ｃｌ_２の流量０．７ｓｌｍとし、第２ガスのＨＣｌの流量を１．７５ｓｌｍとして、幅が４μｍのトレンチ２１２の９８％を、第２エピタキシャル膜２４２ｂで埋め込み、その後、ステップＳ１３０として、第１ガスのＳｉＨ_２Ｃｌ_２の流量１．０ｓｌｍとし、第２ガスを使わない、すなわち、第３流量比Ａ３が＝０の条件で、幅が４μｍのトレンチ２１２の残りの２％を、第３エピタキシャル膜２４３で埋め込む。

このように、本実施形態に係る半導体装置の製造方法によれば、異なる幅を有するトレンチに対して第１ガス及び第２ガスの条件をさらに適切に設定することにより、トレンチ内へのエピタキシャル膜の埋め込み性を確保しつつ、成膜時間が短い半導体装置の製造方法が提供できる。

なお、上記の具体例では、第２回目のステップＳ１２０の後に、第２の実施形態で説明したステップＳ１３０が実施されているが、本発明はこれに限らず、ステップＳ１３０を実施しなくても良い。

すなわち、図１５（ｂ）に例示した２回目のステップＳ１２０として、第１ガスのＳｉＨ_２Ｃｌ_２の流量０．７ｓｌｍとし、第２ガスのＨＣｌの流量を１．７５ｓｌｍとし、幅が４μｍのトレンチ２１２の全てを第２エピタキシャル膜２４２ｂで埋め込んでも良い。ただし、既に説明したように、ステップＳ１３０を実施することによって、さらに成膜時間が短縮される。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置の製造方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した半導体装置の製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置の製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明の第１の実施形態に係る半導体装置の製造方法を例示する模式図である。 本発明の第１の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。 本発明の第１の実施形態に係る半導体装置の製造方法によって形成される半導体装置の構成を例示する模式的断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法における成膜状態を例示する模式的断面図である。 第１の比較例の半導体装置の製造方法を例示する模式図である。 第２の比較例の半導体装置の製造方法を例示する模式図である。 本発明の第２の実施形態に係る半導体装置の製造方法を例示する模式図である。 本発明の第２の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。 本発明の第２の実施形態に係る半導体装置の製造方法における成膜状態を例示する模式的断面図である。 本発明の第２の実施例に係る半導体装置の製造方法における成膜状態を例示する模式的断面図である。 本発明の第３の実施形態に係る半導体装置の製造方法を例示する模式図である。 本発明の第３の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。 本発明の第３の実施形態に係る別の半導体装置の製造方法を例示するフローチャート図である。 本発明の第３の実施例に係る半導体装置の製造方法における成膜状態を例示する模式的断面図である。 図１４に続く図である。

符号の説明

１０ 半導体装置
１０１ 第１の主電極（ドレイン電極）
１０２ 第１の第１導電型半導体層（ドレイン層）
１０３ 第２の第１導電型半導体層（ｎ型ピラー層）
１０４ 第３の第２導電型半導体層（ｐ型ピラー層）
１０５ 第４の第２導電型半導体領域（ベース領域）
１０６ 第５の第１導電型半導体領域（ソース領域）
１０７ ゲート絶縁膜
１０８ 制御電極
１０９ 第２の主電極（ソース電極）
２０１ ｎ^＋シリコン膜
２０３ ｎ型シリコン層
２１０、２１１、２１２ トレンチ
２１０ａ 上部
２１０ｂ 中間部
２１０ｃ 底部
２３０ マスク（酸化シリコン膜）
２４１、２４１ａ、２４１ｂ 第１エピタキシャル膜
２４２、２４２ａ、２４２ｂ 第２エピタキシャル膜
２４３ 第３エピタキシャル膜

Claims (5)

1. エピタキシャル膜の原料となる第１ガスを少なくとも用いてトレンチの内側の一部に第１エピタキシャル膜を成長させる第１工程と、
   前記第１の工程の後に、前記第１ガスと、エッチング性を有する第２ガスと、を用い、前記第２ガスの前記第１ガスに対する第２流量比が、前記第１工程における前記第２ガスの前記第１ガスに対する第１流量比よりも高い条件で、前記第１エピタキシャル膜の上に第２エピタキシャル膜を成長させる第２工程と、
   を備えたことを特徴とする半導体装置の製造方法。
2. 前記第１工程において前記トレンチの上部における成膜速度をＶ１ａとし、前記第１工程において前記トレンチの底部における成膜速度をＶ１ｃとし、
   前記第２工程において前記トレンチの前記上部における成膜速度をＶ２ａとし、前記第２工程において前記トレンチの前記底部における成膜速度をＶ２ｃとしたとき、（Ｖ２ｃ−Ｖ２ａ）が（Ｖ１ｃ−Ｖ１ａ）よりも大きいことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第２の工程の後に、前記第１ガスと、前記第２ガスと、を用い、前記第２ガスの前記第１ガスに対する第３流量比が、前記第２流量比Ａ２よりも低い条件で、前記第２エピタキシャル膜の上に第３エピタキシャル膜を成長させる第３工程を、さらに備えたことを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記トレンチは、
   第１の幅Ｗ_１を有する第１トレンチと、
   前記第１の幅Ｗ_１よりも広い第２の幅Ｗ_２を有する第２トレンチと、
   を有し、
   前記第１工程を、α１・Ｗ_１／Ｗ_２の時間（α１は定数）で実施し、
   前記第２工程を、α２・Ｗ_１／Ｗ_２の時間（α２は定数）で実施し、
   前記第１工程を、α１・（Ｗ_２−Ｗ_１）／Ｗ_２の時間で実施し、
   前記第２工程を、（α２・（Ｗ_２−Ｗ_１）／Ｗ_２−β）の時間で実施することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
5. 前記第１ガスは、ＳｉＨ_４、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３及びＳｉＨ_６よりなる群から選ばれた少なくとも１つを含み、
   前記第２ガスは、塩化水素、塩素、フッ素、三フッ化塩素、フッ化水素、臭化水素よりなる群から選ばれた少なくとも１つを含むことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。

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