JP2007329385A - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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Abstract

【課題】ＳｉＣに深いトレンチが形成できるようにしたＳｉＣ半導体装置の製造方法を提供する。
【解決手段】Ｎ+型基板１の表面に第一トレンチとなるトレンチ２ａを形成したのち、Ｎ+型基板１のうちトレンチ２ａが形成されていない部分にエピタキシャル層１４を形成する。このとき、エピタキシャル層１４がトレンチ２ａ内にも形成されるが、原料のマイグレーションが少さくなる条件を選択する。その後、エピタキシャル層１４のうちトレンチ２ａ内に形成された部分を除去する。これにより、トレンチ２ａよりもアスペクト比が大きくなるように第ニトレンチとなるトレンチ２ｂを形成することができる。したがって、アスペクト比が大きな第ニトレンチとなるトレンチ２ｂをそれよりもアスペクト比が小さな第一トレンチとなるトレンチ２ａに基づいて形成できる。
【選択図】図２

Description

本発明は、トレンチを用いた炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関するものである。
従来、低オン抵抗を実現する技術として、ＳｉＣ半導体装置におけるドリフト領域に、基板の平面方向においてＰＮ接合が繰り返し並べらたＰＮコラム構造を有した、いわゆるスーパージャンクション構造（以下、ＳＪ構造という）が採用されている（例えば、特許文献１参照）。
また、トレンチを用いたＳｉＣ半導体装置として、ＳｉＣ半導体の表面からトレンチを形成すると共に、このトレンチ内にゲート電極を配置したトレンチ型のＭＯＳＦＥＴが開示されている（例えば、特許文献２参照）。
特開２００１−１４４２９２号公報 特開平１０−３０８５１１号公報
しかしながら、上記のようなトレンチを用いたＳｉＣ半導体装置において、狭くて深いトレンチを形成する場合には、以下の問題が発生する。
第一に、トレンチ形成を行う材料がＳｉＣであるため、マスク材としてレジストや酸化膜を用いる場合には十分な選択比を得ることができず、必要な深さのトレンチを形成することが困難である。
第ニに、マスク材としてレジストや酸化膜を用いずに金属マスクを用いれば、選択比を得ることができるため深いトレンチを形成することが可能になるが、長時間ＲＩＥ（リアクティブイオンエッチング）を行わなければならない等の理由により、トレンチ側面などにダメージが生じ、リーク不良の原因になるという問題が発生する。また、長時間ＲＩＥを行わなければならないため、ＳｉＣ半導体装置の製造コストの増大を招くという問題もある。また、金属マスクの材料となる金属が汚染物質となってＳｉＣを金属汚染するという問題もある。
なお、ここではトレンチを形成するＳｉＣ半導体装置の一例として、ＳＪ構造やトレンチ型のＭＯＳＦＥＴを例に挙げたが、それ以外にもトレンチを形成するようなＳｉＣ半導体装置について同様の問題がある。
本発明は上記点に鑑みて、ＳｉＣに深いトレンチが形成できるようにしたＳｉＣ半導体装置の製造方法を提供することを目的とする。
上記目的を達成するため、本発明では、炭化珪素半導体基板（１、２１）を用意し、該炭化珪素半導体基板の表面を第一面（１ａ、２１ａ）として、該第一面にの上にレジストもしくは酸化膜よりなり、トレンチ形成予定領域が開口するマスク材（１３、３１）を配置する工程と、マスク材をマスクとしたエッチングにより、炭化珪素半導体基板の表面に第一トレンチ（２ａ、２２ａ）を形成する工程と、マスク材を除去した後、炭化珪素半導体基板における第一トレンチが形成されていない部分に対して、第一エピタキシャル層（１４、３２）を成長させ、該第一エピタキシャル層のうち第一トレンチと対応する部分にて、第一トレンチよりもアスペクト比の高い第ニトレンチ（２ｂ、２２ｂ）を形成する工程と、を含んだ製造方法により炭化珪素半導体装置を製造することを第一の特徴としている。
このように、第一トレンチを形成した状態でエピタキシャル成長を行うことで、第一トレンチりもアスペクト比が大きくなるように第ニトレンチを形成することができる。このため、アスペクト比が大きな第ニトレンチをそれよりもアスペクト比が小さな第一トレンチに基づいて形成できることになり、トレンチ形成のためのエッチングを第一トレンチを形成するときだけにできるため、エッチングにより第一トレンチの側面などに発生し得るダメージを抑制ないし無くすことができる。このため、リーク不良の発生を防止できる。
また、本発明では、炭化珪素半導体基板を用意し、該炭化珪素半導体基板の上にレジストもしくは酸化膜よりなり、ＰＮコラム構造における第一導電型領域（４）と対応する位置が開口したマスク材（１３）を配置する工程と、マスク材をマスクとしたエッチングにより、炭化珪素半導体基板の表面に第一トレンチ（２ａ）を形成する工程と、マスク材を除去した後、炭化珪素半導体基板における第一トレンチが形成されていない部分に対して、第ニ導電型の第一エピタキシャル層（１４）を成長させ、該第一エピタキシャル層のうち第一トレンチと対応する部分にて第ニトレンチ（２ｂ）を形成する工程と、第ニトレンチ内を第一導電型の第ニエピタキシャル層（１５）で埋め込んだのち、該第ニエピタキシャル層の上部を除去することで第一エピタキシャル層を露出させ、第ニエピタキシャル層にて第一導電型領域を形成することで、該第一導電型領域と第一エピタキシャル層および炭化珪素半導体基板にてＰＮコラム構造を構成する工程と、を含んでいることを第ニの特徴としている。
このような製造方法においても、上記第一の特徴と同様に、アスペクト比が大きな第ニトレンチをそれよりもアスペクト比が小さな第一トレンチに基づいて形成できることになり、トレンチ形成のためのエッチングを第一トレンチを形成するときだけにできるため、エッチングにより第一トレンチの側面などに発生し得るダメージを抑制ないし無くすことができる。このため、リーク不良の発生を防止できる。
さらに、本発明では、炭化珪素半導体基板を用意し、該炭化珪素半導体基板の上にレジストもしくは酸化膜よりなり、ＰＮコラム構造における第一導電型領域（２４）と対応する位置を覆うマスク材（３１）を配置する工程と、マスク材をマスクとしたエッチングにより、炭化珪素半導体基板の表面に第一トレンチ（２２ａ）を形成する工程と、マスク材を除去した後、炭化珪素半導体基板における第一トレンチが形成されていない部分に対して、第一導電型の第一エピタキシャル層（３２）を成長させ、該第一エピタキシャル層のうち第一トレンチと対応する部分にて第ニトレンチ（２２ｂ）を形成する工程と、第ニトレンチ内に形成された第一エピタキシャル層を除去することで炭化珪素半導体基板を露出させ、第一エピタキシャル層にて第一導電型領域を形成する工程と、第ニトレンチ内を埋め込むように第ニ導電型の第ニエピタキシャル層（２５）を形成することで、第一導電型領域と第ニエピタキシャル層にてＰＮコラム構造を構成する工程と、を含んでいることを第三の特徴としている。
このような工程により、ＰＮコラム構造を構成しても、上記第一の特徴と同様の効果を得ることができる。
この場合、例えば、第ニトレンチ内に形成された第一エピタキシャル層を除去することで炭化珪素半導体基板を露出させる工程としては、第ニトレンチ内に形成された第一エピタキシャル層を熱酸化する工程と、熱酸化により形成された酸化膜を除去する工程と、を挙げることができる。
具体的には、上記のように、第一トレンチよりも第ニトレンチのアスペクト比が大きくなるようにするには、第一トレンチのアスペクト比を例えば０．２以上に設定する。
そして、第一エピタキシャル層を形成する工程における第一エピタキシャル層の原料のマイグレーションと比べて、第ニエピタキシャル層を形成する工程における第ニエピタキシャル層の原料のマイグレーションの方が小さくなるような条件とすると好ましい。
例えば、第一トレンチを形成する工程において、該第一トレンチの側面の傾斜角度を８０度以上に設定すると良い。また、第一エピタキシャル層を形成する工程では、該第一エピタキシャル層の成長温度を１５５０℃以下にし、第ニエピタキシャルを形成する工程では、該第ニエピタキシャル層の成長温度を１５５０℃を超えるようにしても良い。また、第一エピタキシャル層を形成する工程では、該第一エピタキシャル層の成長原料となるＣとＳｉの比（Ｃ／Ｓｉ）が２を超えるようにし、第ニエピタキシャルを形成する工程では、該第ニエピタキシャル層の成長原料となるＣとＳｉの比が２以下となるようにしても良い。さらに、第一エピタキシャル層を形成する工程では、該第一エピタキシャル層を成長させるときの圧力が２０ｋＰａ以下となるようにし、第ニエピタキシャルを形成する工程では、該第ニエピタキシャル層を成長させるときの圧力が２０ｋＰａを超えるようにしても良い。そして、第一エピタキシャル層を形成する工程では、該第一エピタキシャル層の成長速度が２μｍ／ｈｒを超えるようにし、第ニエピタキシャルを形成する工程では、該第ニエピタキシャル層の成長速度が２μｍ／ｈｒ以下となるようにしても良い。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本発明の一実施形態における製造方法を用いて製造したＳｉＣ半導体装置の断面構造を示した図である。まず、この図を参照して本実施形態にかかるＳｉＣ半導体装置の構造について説明する。
図１に示すＳｉＣ半導体装置は、反転型縦型ＭＯＳＦＥＴであり、ＳｉＣで構成されたＮ+型基板１の表面を第一面１ａ、裏面を第ニ面１ｂとして、第一面１ａには等間隔に並べられた第一のトレンチとなるトレンチ２ａが複数個形成されている。このトレンチ２ａのアスペクト比（図中左右方向の寸法に対する上下方向の寸法）は例えば０．２以上とされている。そして、第一面１ａのうちトレンチ２ａが形成されていない部分にＳｉＣで構成されたＮ-型層３が形成されている。ここでは、Ｎ-型層３は、トレンチ２ａ内にも形成されているが、第一面１ａの上に形成されたものと比べて非常に膜厚が薄くなっている。このため、Ｎ-型層３により第ニのトレンチとなるトレンチ２ｂが構成されている。
なお、トレンチ２ａ、２ｂは、図１では２箇所しか示されていないが、素子の大きさに応じてさらに多数とすることができる。また、この断面では示されていないが、トレンチ２ａ、２ｂは、実際には紙面垂直方向に延設されることでストライプ形状とされたり、もしくは上面形状が多角形状とされる。例えば、Ｎ+型基板１をオフ基板で構成する場合、そのオフ方向に平行なストライプ譲渡することができる。また、トレンチ２ａ、２ｂの上面形状を多角形とする場合には、例えば六角形とすることができる。
また、トレンチ２ｂを埋め込み、Ｎ-型層３と同等の高さとなるように、ＳｉＣで構成された複数個のＰ+型ゲート領域４が等間隔に並べられて配置されている。そして、各Ｐ+型ゲート領域４およびＮ-型層３の上にＳｉＣで構成されたＮ-型ドリフト領域５が形成されている。
また、Ｎ-型ドリフト領域５の表層部にはＰ型ベース領域６が形成されていると共に、このＰ型ベース領域６のＮ+型ソース領域７が形成されている。そして、Ｐ型ベース領域６の表面うち少なくともＮ+型ソース領域７およびＮ+型ドリフト領域５と挟まれる位置の上には、ゲート絶縁膜８を介してゲート電極９が形成されている。
ゲート電極９は、層間絶縁膜１０などで覆われている。この層間絶縁膜１０には、コンタクトホール１０ａが形成されており、このコンタクトホール１０ａを通じてソース電極１１がＮ+型ソース領域７およびＰ型ベース領域６と電気的に接続されている。そして、Ｎ+型基板１の第ニ面１ｂにはドレイン電極１２が形成されている。
このように構成されるＳｉＣ半導体装置は、例えば、ゲート電極９に対してゲート電圧を印加していないときには、Ｐ型ベース領域６の表層部にチャネルが設定されないため、ソース電極１１とドレイン電極１２の間の電流が遮断され、ゲート電圧を印加すると、その電圧値に応じてＰ型ベース領域６の表層部の導電型が反転してチャネルが設定され、ソース電極１１とドレイン電極１２の間に電流が流れるようになっている。
続いて、このように構成されるＳｉＣ半導体装置の製造方法について説明する。図２は、図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。この図を参照して説明する。なお、図２では、図１に示した各構成要素と寸法が異なっているが、スケールを変更しただけであり、実際には同じものを示している。
まず、図２（ａ）に示すように、ＳｉＣで構成されたＮ+型基板１を用意する。続いて、図２（ｂ）に示す工程では、レジストもしくは酸化膜などのマスク材１３を配置したのち、マスク材１３をマスクとしたエッチングを行うことでＮ+型基板１に第一トレンチとなるトレンチ２ａを形成する。このとき、トレンチ２ａをＲＩＥにて形成することができるが、より高アスペクト比を得たい場合にはＩＣＰ（Inductively Coupled Plasma）などを用いると好ましい。
具体的には、本実施形態では、トレンチ２ａのアスペクト比を０．２としている。このときのトレンチ２ａのアスペクト比は、最終的に形成される第ニトレンチとなるトレンチ２ｂのアスペクト比がトレンチ２ａのアスペクト比よりも大きくなるような関係となるようにする必要があるが、この関係については後述する。
その後、必要に応じて、第一トレンチとなるトレンチ２ａ内の犠牲酸化を行うなどにより、トレンチ２ａ内壁のダメージを除去したのち、図２（ｃ）に示す工程を行う。具体的には、エピタキシャル成長装置内において、トレンチ２ａ内を含めてＮ+型基板１の第一面１ａにＮ型不純物がドーピングされるようにエピタキシャル成長を行い、エピタキシャル層１４を形成する。このとき、成長したエピタキシャル層１４の原料のマイグレーション（移動）が少なくなるような条件にて行っている。これにより、Ｎ+型基板１の第一面１ａにエピタキシャル層１４が積まれ、深いトレンチ２ｂが形成される。このエピタキシャル層１４が上述したＮ-型層３に相当するものである。
なお、トレンチ２ａの内壁にもエピタキシャル層１４が積まれるが、高いアスペクト比にてトレンチ２ａを形成しており、かつ、成長したエピタキシャル層１４の原料のマイグレーションが少なくなるような条件にてエピタキシャル成長を行っているため、トレンチ２ａ内に積まれるエピタキシャル層１４の膜厚はＮ+型基板１の第一面１ａの上に積まれたもの膜厚と比べて非常に薄くなる。
そして、図２（ｄ）に示す工程では、引き続き、同じエピタキシャル成長装置内において、トレンチ２ｂを埋め込むようにＰ+型層１５をエピタキシャル成長させる。このときの条件は、図２（ｃ）に示す工程と異なり、成長したエピタキシャル層１４の原料のマイグレーションが大きくなるような条件でエピタキシャル成長を行う。このような条件とすることにより、Ｐ+型層１５は、成長中に原料が大きく移動してトレンチ２ｂ内に入り込み、トレンチ２ｂが完全に埋め込まれた状態となる。
下記の図表は、図２（ｃ）に示す工程および図２（ｄ）に示す工程における成長したエピタキシャル層の原料のマイグレーションを小さくする条件および大きくする条件の一例を示したものである。
Figure 2007329385
 この図表に示すように、図２（ｃ）に示す工程では、温度を１５５０℃以下、成長原料となるＣとＳｉの比（Ｃ／Ｓｉ）が２を超し、エピタキシャル成長装置内の圧力が約２０ｋＰａ（＝１５０Ｔｏｒｒ）以下、成長速度が２μｍ／ｈｒを超すという条件のうちの少なくとも１つを満たすようにしている。逆に、図２（ｄ）に示す工程では、温度を１５５０℃を超し、成長原料となるＣとＳｉの比（Ｃ／Ｓｉ）が２以下、エピタキシャル成長装置内の圧力が約２０ｋＰａ（＝１５０Ｔｏｒｒ）を超し、成長速度が２μｍ／ｈｒ以下の条件のうちの少なくとも１つを満たすようにしている。
図３は、エピタキシャル成長の温度に対する第一トレンチとなるトレンチ２ａと第ニトレンチとなるトレンチ２ｂとの差の関係を調べた結果を示した図である。この他の条件に関しては、例えばＣ／Ｓｉ＝２、圧力約２０ｋＰａ（＝１５０Ｔｏｒｒ）、成長速度２μｍ／ｈｒとしている。
この図に示すように、温度が１５５０℃を超えると、トレンチ２ｂのアスペクト比とトレンチ２ａのアスペクト比との差が減少し始める。これは、１５５０℃を超えると、成長したエピタキシャル層１４の原料のマイグレーションが高まり、エピタキシャル層１４がトレンチ２ａ内に入り込んでいくことで最終的に形成されるトレンチ２ｂのアスペクト比が小さくなったものと考えられる。
このため、温度が１５５０℃以下となるようにすれば、エピタキシャル層１４の原料のマイグレーションを小さくすることができ、逆に温度が１５５０℃を超えるようにすれば、マイグレーションを大きくすることができると言える。
図４は、成長原料となるＣとＳｉの比（Ｃ／Ｓｉ）に対する第一トレンチとなるトレンチ２ａと第ニトレンチとなるトレンチ２ｂとの差の関係を調べた結果を示した図である。この他の条件に関しては、例えば温度１５５０℃、圧力約２０ｋＰａ（＝１５０Ｔｏｒｒ）、成長速度２μｍ／ｈｒとしている。
この図に示すように、Ｃ／Ｓｉが２以下になると、トレンチ２ｂのアスペクト比とトレンチ２ａのアスペクト比との差が減少し始める。これは、Ｃ／Ｓｉが２以下になると、成長したエピタキシャル層１４の原料のマイグレーションが高まり、エピタキシャル層１４がトレンチ２ａ内に入り込んでいくことで最終的に形成されるトレンチ２ｂのアスペクト比が小さくなったものと考えられる。
このため、Ｃ／Ｓｉが２を超えるようにすれば、エピタキシャル層１４の原料のマイグレーションを小さくすることができ、逆にＣ／Ｓｉが２以下となるようにすれば、マイグレーションを大きくすることができると言える。
図５は、エピタキシャル成長装置内の圧力に対する第一トレンチとなるトレンチ２ａと第ニトレンチとなるトレンチ２ｂとの差の関係を調べた結果を示した図である。この他の条件に関しては、例えば温度１５５０℃、Ｃ／Ｓｉ＝２、成長速度２μｍ／ｈｒとしている。
この図に示すように、圧力が２０ｋＰａ（＝１５０Ｔｏｒｒ）を超えると、トレンチ２ｂのアスペクト比とトレンチ２ａのアスペクト比との差が減少し始める。これは、圧力が約２０ｋＰａ（＝１５０Ｔｏｒｒ）を超えると、成長したエピタキシャル層１４の原料のマイグレーションが高まり、エピタキシャル層１４がトレンチ２ａ内に入り込んでいくことで最終的に形成されるトレンチ２ｂのアスペクト比が小さくなったものと考えられる。
このため、圧力２０ｋＰａ（＝１５０Ｔｏｒｒ）以下となるようにすれば、エピタキシャル層１４の原料のマイグレーションを小さくすることができ、逆に圧力２０ｋＰａ（＝１５０Ｔｏｒｒ）を超えるようにすれば、マイグレーションを大きくすることができると言える。
図６は、エピタキシャル成長における成長速度に対する第一トレンチとなるトレンチ２ａと第ニトレンチとなるトレンチ２ｂとの差の関係を調べた結果を示した図である。この他の条件に関しては、例えば温度１５５０℃、Ｃ／Ｓｉ＝２、圧力約２０ｋＰａ（＝１５０Ｔｏｒｒ）としている。
この図に示すように、成長速度が２μｍ／ｈｒ以下になると、トレンチ２ｂのアスペクト比とトレンチ２ａのアスペクト比との差が減少し始める。これは、成長速度が２μｍ／ｈｒ以下になると、成長したエピタキシャル層１４の原料のマイグレーションが高まり、エピタキシャル層１４がトレンチ２ａ内に入り込んでいくことで最終的に形成されるトレンチ２ｂのアスペクト比が小さくなったものと考えられる。
このため、成長速度が２μｍ／ｈｒを超えるようにすれば、エピタキシャル層１４の原料のマイグレーションを小さくすることができ、逆に成長速度が２μｍ／ｈｒ以下となるようにすれば、マイグレーションを大きくすることができると言える。
以上のような理由により、上述した図２（ｃ）の工程と図２（ｄ）の工程の温度、原料比、圧力、成長速度の条件を設定している。なお、これらの各条件は互いに関連するものであるが、少なくとも個々の条件だけを見れば、上記条件によりエピタキシャル層１４の原料のマイグレーションを制御することができる。
続いて、図２（ｅ）に示す工程では、トレンチ２ｂを埋め込むように形成したＰ+型層１５のうちエピタキシャル層１４の表面に形成された部分をエッチングなどにより除去し、各トレンチ２ｂ内にのみＰ+型層１５が残るようにする。これにより、Ｐ+型層１５が複数個に分断され、Ｐ+型ゲート領域４が形成される。
その後、図示しないが、Ｐ+型ゲート領域４およびＮ-型層３の上にＮ-型ドリフト領域５をエピタキシャル成長させたのち、ドリフト層さらにこのＮ-型ドリフト領域５の所定領域にＰ型不純物やＮ型不純物のイオン注入および活性化のための熱処理を施すことによりＰ型ベース領域６およびＮ+型ソース領域７を形成したり、熱酸化によってゲート絶縁膜８を形成したり、ドープトポリシリコンのパターニングによりゲート電極を形成する等、周知の半導体プロセスを経ることにより、図１に示したＳｉＣ半導体装置の製造が完了する。
ここで、上述した第一トレンチとなるトレンチ２ａのアスペクト比の設定について説明する。
上述したように、第一トレンチとなるトレンチ２ａのアスペクト比を第ニトレンチとなるトレンチ２ｂのアスペクト比との関係に基づいて決定しており、トレンチ２ａのアスペクト比よりもトレンチ２ｂのアスペクト比が大きくなるような関係となるようにしている。
図７は、この関係を示したものであり、第一トレンチとなるトレンチ２ａのアスペクト比を変化させた場合に、第一トレンチとなるトレンチ２ａのアスペクト比に対する第ニトレンチとなるトレンチ２ｂのアスペクト比の比がどのように変わるかを実験により調べた結果を示している。なお、ここでは、上述したマイグレーションが小さくなるような条件下において実験を行った。
この図に示されるように、第一トレンチとなるトレンチ２ａのアスペクト比が小さいと、第ニトレンチとなるトレンチ２ｂのアスペクト比もほとんど変わらないため、トレンチ２ａのアスペクト比に対するトレンチ２ｂのアスペクト比の比はほぼ１となる。そして、トレンチ２ａのアスペクト比が０．２以上になると、トレンチ２ｂのアスペクト比がトレンチ２ａのアスペクト比よりも大きくなり、上記関係を満たすことになる。
なお、この関係は、基本的にはトレンチ２ａのアスペクト比がある程度大きくなっても変わらないと考えられるが、トレンチ２ａの内壁にも薄いエピタキシャル層１４が形成されることから、トレンチ２ａのアスペクト比をかなり大きくするとトレンチ２ａの両側面に形成されたエピタキシャル層１４によりトレンチ２ａが塞がれてしまう等により、再びトレンチ２ｂのアスペクト比が低下してトレンチ２ａのアスペクト比に近づくような現象が発生し得る。このため、トレンチ２ａのアスペクト比はある程度の大きさまでに抑えておくのが好ましい。実験としては、トレンチ２ａのアスペクト比が２程度の場合まで確認しているため、少なくともこの値まではトレンチ２ｂのアスペクト比がトレンチ２ａのアスペクト比よりも大きくなると言える。
以上説明したように、本実施形態のＳｉＣ半導体装置の製造方法によれば、第一トレンチとなるトレンチ２ａを形成した状態でエピタキシャル成長を行うことで、トレンチ２ａよりもアスペクト比が大きくなるように第ニトレンチとなるトレンチ２ｂを形成している。このため、アスペクト比が大きな第ニトレンチとなるトレンチ２ｂをそれよりもアスペクト比が小さな第一トレンチとなるトレンチ２ａに基づいて形成でき、トレンチ形成のためのエッチングを第一トレンチとなるトレンチ２ａを形成するときだけにできるため、エッチングによりトレンチ２ａの側面などに発生し得るダメージを抑制ないし無くすことができる。このため、リーク不良の発生を防止でき、高耐圧なＳｉＣ半導体装置とすることが可能となる。また、第一トレンチとなるトレンチ２ａを短時間で形成できるため、エッチング時間を短くできるし、第ニトレンチとなるトレンチ２ｂの形成はエピタキシャル成長という簡素な工程により行えるため、製造工程の簡素化が図れ、引いては製造コストの低減を図ることが可能となる。
なお、図１、図２においては、トレンチ２ａの深さ方向がＮ+型基板１の第一面１ａに対してほぼ垂直方向と一致するような形態について示したが、必ずしも垂直（９０度）である必要は無い。
図８は、第一トレンチとなるトレンチ２ａの傾斜角度に対する第一トレンチとなるトレンチ２ａと第ニトレンチとなるトレンチ２ｂとの差の関係を調べた結果を示した図である。
この図に示すように、傾斜角度が８０度未満になると、トレンチ２ｂのアスペクト比とトレンチ２ａのアスペクト比との差が減少し始める。これは、傾斜角度が緩やかになると、それだけ成長したエピタキシャル層１４の原料のマイグレーションが高まり、エピタキシャル層１４がトレンチ２ａ内に入り込んでいくことで最終的に形成されるトレンチ２ｂのアスペクト比が小さくなったものと考えられる。したがって、トレンチ２ａの傾斜角度が８０度以上であれば良いと言える。
なお、トレンチ２ａの傾斜角度は、基本的にはトレンチ２ａをエッチングにて形成する際のマスク材１３の傾斜角度に依存する。例えば、マスク材１３をレジストで構成する場合にはレジストのフォト条件、酸化膜（ＳｉＯ2）で構成する場合には酸化膜の加工条件に応じて適宜マスク材１３の傾斜角度を調整できることが周知であるため、そのような条件を適宜選択することにより、マスク材１３の傾斜角度を調整している。
（第２実施形態）
本発明の第２実施形態について説明する。図９は、本発明の一実施形態における製造方法を用いて製造したＳｉＣ半導体装置の断面構造を示した図である。まず、この図を参照して本実施形態にかかるＳｉＣ半導体装置の構造について説明する。
図９に示すＳｉＣ半導体装置は、Ｊ−ＦＥＴであり、ＳｉＣで構成されたＮ+型基板２１の表面を第一面２１ａ、裏面を第ニ面２１ｂとして、第一面２１ａには等間隔に並べられた第一のトレンチとなるトレンチ２２ａが複数個形成されている。このトレンチ２２ａのアスペクト比（図中左右方向の寸法に対する上下方向の寸法）は例えば０．２以上とされている。
なお、トレンチ２２ａ，２ｂは、図１では３箇所しか示されていないが、素子の大きさに応じてさらに多数とすることができる。また、この断面では示されていないが、トレンチ２２ａ，２ｂは、実際には紙面垂直方向に延設されることでストライプ形状とされたり、もしくは上面形状が多角形状とされる。
また、第一面２１ａのうちトレンチ２２ａが形成されていない部分にＳｉＣで構成された複数個のＰ+型ゲート領域２４が等間隔に並べられて配置されている。そして、各Ｐ+型ゲート領域２４を覆い、かつ、トレンチ２２ａ内を埋め込むように、ＳｉＣで構成されたＮ-型ドリフト領域２５が形成されている。
また、Ｎ-型ドリフト領域２５の表面にはＳｉＣで構成されたＮ+型コンタクト領域２６が形成され、このＮ+型コンタクト領域２６の表面にソース電極２７が形成されている。そして、Ｎ+型基板２１の裏面にはドレイン電極２８が形成されている。
なお、図１に示す断面とは別断面において、Ｐ+型ゲート領域２４は、ゲート電極と電気的に接続されている。ゲート電極は、図示しない絶縁膜などによってソース電極と電気的に分離されており、各Ｐ+型ゲート領域２４に印加するゲート電圧を他の部位と独立して制御できるようになっている。
このように構成されるＳｉＣ半導体装置は、例えば、ゲート電極に対してゲート電圧を印加していないときには、ＰＮ接合の仕事関数差に基づいて各Ｐ+型ゲート領域２４からＮ-型ドリフト領域２５に延びる空乏層によりＮ-型ドリフト領域２５がピンチオフされることで、ソース電極２７とドレイン電極２８の間の電流が遮断され、ゲート電圧を印加すると、その電圧値に応じてＰ+型ゲート領域２４からＮ-型ドリフト領域２５に伸びる空乏層が縮み、ソース電極２７とドレイン電極２８の間に電流が流れるようになっている。
続いて、このように構成されるＳｉＣ半導体装置の製造方法について説明する。図１０は、図９に示すＳｉＣ半導体装置の製造工程を示した断面図である。この図を参照して説明する。なお、図１０では、図９に示した各構成要素と寸法が異なっているが、スケールを変更しただけであり、実際には同じものを示している。
まず、図１０（ａ）に示すように、ＳｉＣで構成されたＮ+型基板２１を用意する。続いて、図１０（ｂ）に示す工程では、レジストもしくは酸化膜などのマスク材３１を配置したのち、マスク材３１をマスクとしたエッチングを行うことでＮ+型基板２１に第一トレンチとなるトレンチ２２ａを形成する。このとき、トレンチ２２ａのアスペクト比を０．２としている。このときのトレンチ２２ａのアスペクト比は、Ｐ+型ゲート領域２４を形成したときにできる第ニトレンチとなるトレンチ２２ｂ（図１０（ｃ）参照）のアスペクト比がトレンチ２２ａのアスペクト比よりも大きくなるような関係となるようにする必要がある。この関係は、上述した第１実施形態の図８の関係から導かれるものである。
その後、必要に応じて、第一トレンチとなるトレンチ２２ａ内の犠牲酸化を行うなどにより、トレンチ２２ａ内壁のダメージを除去したのち、図１０（ｃ）に示す工程を行う。具体的には、エピタキシャル成長装置内において、トレンチ２２ａ内を含めてＮ+型基板２１の第一面２１ａにＰ型不純物がドーピングされるようにエピタキシャル成長を行い、エピタキシャル層３２を形成する。このとき、成長したエピタキシャル層３２の原料のマイグレーション（移動）が少なくなるような条件、具体的には、第１実施形態に示した図表の第一トレンチの成長条件として示された条件を満たすようにしている。これにより、Ｎ+型基板２１の第一面２１ａにエピタキシャル層３２が積まれ、深いトレンチ２２ｂが形成される。
なお、トレンチ２２ａの内壁にもエピタキシャル層３２が積まれるが、高いアスペクト比にてトレンチ２２ａを形成しており、かつ、成長したエピタキシャル層３２の原料のマイグレーションが少なくなるような条件にてエピタキシャル成長を行っているため、トレンチ２２ａ内に積まれるエピタキシャル層３２の膜厚はＮ+型基板２１の第一面２１ａの上に積まれたものの膜厚と比べて非常に薄くなる。
そして、図１０（ｄ）に示す工程では、エピタキシャル層３２を形成したエピタキシャル成長装置内を１６００℃以上のＨ２雰囲気とすることにより、トレンチ２２ｂの内壁をエッチングする。これにより、トレンチ２２ｂが広がり、エピタキシャル層３２のうちのトレンチ２２ａの内壁に形成された部分等が除去され、エピタキシャル層３２が分断されてＰ+型ゲート領域２４が形成される。
引き続き、図１０（ｅ）に示す工程では、上記と同じエピタキシャル成長装置内において、トレンチ２２ｂを埋め込むようにＮ-型ドリフト領域２５をエピタキシャル成長させる。このときの条件は、図１０（ｃ）に示す工程と異なり、成長したＮ-型ドリフト領域２５の原料のマイグレーションが大きくなるような条件、具体的には、第１実施形態に示した図表の第一トレンチの成長条件として示された条件を満たすようにしている。このような条件とすることにより、Ｎ-型ドリフト領域２５は、成長中に原料が大きく移動してトレンチ２２ｂ内に入り込み、トレンチ２２ｂが完全にＮ-型ドリフト領域２５で埋め込まれた状態となる。そして、さらに同じエピタキシャル成長装置を用いてＮ+型コンタクト領域２６をエピタキシャル成長させる。
その後、図示しないが、各電極形成工程等を経ることにより、図９に示すＳｉＣ半導体装置の製造が完了する。
以上説明したように、本実施形態のＳｉＣ半導体装置の製造方法によれば、第一トレンチとなるトレンチ２２ａを形成した状態でエピタキシャル成長を行うことで、トレンチ２２ａよりもアスペクト比が大きくなるように第ニトレンチとなるトレンチ２２ｂを形成している。このため、アスペクト比が大きな第ニトレンチとなるトレンチ２２ｂをそれよりもアスペクト比が小さな第一トレンチとなるトレンチ２２ａに基づいて形成でき、トレンチ形成のためのエッチングを第一トレンチとなるトレンチ２２ａを形成するときだけにできるため、エッチングによりトレンチ２２ａの側面などに発生し得るダメージを抑制ないし無くすことができる。このため、Ｐ+型ゲート領域２４とＮ-型ドリフト領域２５によるＰＮ接合を結晶性の良いものとすることができ、リーク電流が少なく、かつ、理想的なビルトイン電圧を得ることが可能となるため、Ｊ−ＦＥＴの低オン抵抗化を図ることも可能となる。また、製造工程も簡素であるため、それに関しても第１実施形態と同様の効果を得ることが可能となる。
（他の実施形態）
上記第１実施形態ではトレンチを形成するＳｉＣ半導体装置として反転型ＭＯＳＦＥＴを例に挙げ、上記第２実施形態ではトレンチを形成するＳｉＣ半導体装置としてＪ−ＦＥＴを例に挙げて、それぞれ図２や図１０に示す手法によって各ＳｉＣ半導体装置を製造する場合について説明した。しかしながら、これら各図に示した製造方法は反転型ＭＯＳＦＥＴとＪ−ＦＥＴのいずれにも適用できるものであり、各製造方法が一方にしか適用できないというものではない。また、反転型ＭＯＳＦＥＴに限らず、蓄積型ＭＯＳＦＥＴであっても良いし、プレーナ型のＭＯＳＦＥＴに限らず、トレンチゲート型のＭＯＳＦＥＴ等に対しても適用できる。勿論、ＳＪ構造が採用可能な他の半導体デバイス、例えばショットキーダイオードなどに関しても当然上記各実施形態で説明したＰＮコラム構造の製造工程を採用することが可能である。
また、第一、第２実施形態では、第一導電型をＰ型、第ニ導電型をＮ型としたＳｉＣ半導体装置について説明したが、これらも単なる一例を示したものであり、上記第一、第２実施形態に加え、他のトレンチを形成するＳｉＣ半導体装置に関しても、導電型を逆にしたタイプも適用することができる。
勿論、第１実施形態で示したエピタキシャル成長の条件などに関しても、第２実施形態に適用することができるし、トレンチ２ａの傾斜角度に関してもトレンチ２２ａに対して同様の角度（８０度以上）を適用することで同様の効果を得ることができる。
本発明の第１実施形態におけるＳｉＣ半導体装置の断面構成を示す図である。 図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。 エピタキシャル成長の温度に対する第一トレンチとなるトレンチ２ａと第ニトレンチとなるトレンチ２ｂとの差の関係を調べた結果を示した図である。 成長原料となるＣとＳｉの比（Ｃ／Ｓｉ）に対する第一トレンチとなるトレンチ２ａと第ニトレンチとなるトレンチ２ｂとの差の関係を調べた結果を示した図である。 エピタキシャル成長装置内の圧力に対する第一トレンチとなるトレンチ２ａと第ニトレンチとなるトレンチ２ｂとの差の関係を調べた結果を示した図である。 エピタキシャル成長における成長速度に対する第一トレンチとなるトレンチ２ａと第ニトレンチとなるトレンチ２ｂとの差の関係を調べた結果を示した図である。 トレンチ２ａのアスペクト比を変化させた場合のトレンチ２ａのアスペクト比に対するトレンチ２ｂのアスペクト比の比の変化を示した図である。 第一トレンチとなるトレンチ２ａの傾斜角度に対する第一トレンチとなるトレンチ２ａと第ニトレンチとなるトレンチ２ｂとの差の関係を調べた結果を示した図である。 本発明の第１実施形態におけるＳｉＣ半導体装置の断面構成を示す図である。 図９に示すＳｉＣ半導体装置の製造工程を示した断面図である。
符号の説明
１、２１…Ｎ+型基板（炭化珪素半導体基板）、１ａ、２１ａ…第一面、１ｂ、２１ｂ…第ニ面、２ａ、２２ａ…トレンチ（第一トレンチ）、２ｂ、２２ｂ…トレンチ（第二トレンチ）、３…Ｎ-型層、４…Ｐ+型ゲート領域、５、２５…Ｎ-型ドリフト領域、６…Ｐ型ベース領域、７…Ｎ+型ソース領域、８…ゲート絶縁膜、９…ゲート電極、１０…層間絶縁膜、１０ａ…コンタクトホール、１１、２７…ソース電極、１２、２８…ドレイン電極、１３…マスク材、１４…エピタキシャル層（第一エピタキシャル層）、１５…Ｐ+型層（第二エピタキシャル層）、２４…Ｐ+型ゲート領域、２５…Ｎ-型ドリフト領域（第二エピタキシャル層）、２６…Ｎ+型コンタクト領域、３１…マスク材、３２…エピタキシャル層（第一エピタキシャル層）。

Claims (11)

  1. 炭化珪素半導体基板（１、２１）を用意し、該炭化珪素半導体基板の表面を第一面（１ａ、２１ａ）として、該第一面にの上にレジストもしくは酸化膜よりなり、トレンチ形成予定領域が開口するマスク材（１３、３１）を配置する工程と、
    前記マスク材をマスクとしたエッチングにより、前記炭化珪素半導体基板の表面に第一トレンチ（２ａ、２２ａ）を形成する工程と、
    前記マスク材を除去した後、前記炭化珪素半導体基板における前記第一トレンチが形成されていない部分に対して、第一エピタキシャル層（１４、３２）を成長させ、該第一エピタキシャル層のうち前記第一トレンチと対応する部分にて、前記第一トレンチよりもアスペクト比の高い第ニトレンチ（２ｂ、２２ｂ）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
  2. 炭化珪素半導体基板（１）における基板平面方向と平行にＰＮ接合が繰り返し並べられるように構成されたＰＮコラム構造を有した半導体装置の製造方法であって、
    前記炭化珪素半導体基板を用意し、該炭化珪素半導体基板の上にレジストもしくは酸化膜よりなり、前記ＰＮコラム構造における第一導電型領域（４）と対応する位置が開口したマスク材（１３）を配置する工程と、
    前記マスク材をマスクとしたエッチングにより、前記炭化珪素半導体基板の表面に第一トレンチ（２ａ）を形成する工程と、
    前記マスク材を除去した後、前記炭化珪素半導体基板における前記第一トレンチが形成されていない部分に対して、第ニ導電型の第一エピタキシャル層（１４）を成長させ、該第一エピタキシャル層のうち前記第一トレンチと対応する部分にて第ニトレンチ（２ｂ）を形成する工程と、
    前記第ニトレンチ内を第一導電型の第ニエピタキシャル層（１５）で埋め込んだのち、該第ニエピタキシャル層の上部を除去することで前記第一エピタキシャル層を露出させ、前記第ニエピタキシャル層にて前記第一導電型領域を形成することで、該第一導電型領域と前記第一エピタキシャル層および前記炭化珪素半導体基板にて前記ＰＮコラム構造を構成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
  3. 炭化珪素半導体基板（２１）における基板平面方向と平行にＰＮ接合が繰り返し並べられるように構成されたＰＮコラム構造を有した半導体装置の製造方法であって、
    前記炭化珪素半導体基板を用意し、該炭化珪素半導体基板の上にレジストもしくは酸化膜よりなり、前記ＰＮコラム構造における第一導電型領域（２４）と対応する位置を覆うマスク材（３１）を配置する工程と、
    前記マスク材をマスクとしたエッチングにより、前記炭化珪素半導体基板の表面に第一トレンチ（２２ａ）を形成する工程と、
    前記マスク材を除去した後、前記炭化珪素半導体基板における前記第一トレンチが形成されていない部分に対して、第一導電型の第一エピタキシャル層（３２）を成長させ、該第一エピタキシャル層のうち前記第一トレンチと対応する部分にて第ニトレンチ（２２ｂ）を形成する工程と、
    前記第ニトレンチ内に形成された前記第一エピタキシャル層を除去することで前記炭化珪素半導体基板を露出させ、前記第一エピタキシャル層にて前記第一導電型領域を形成する工程と、
    前記第ニトレンチ内を埋め込むように第ニ導電型の第ニエピタキシャル層（２５）を形成することで、前記第一導電型領域と前記第ニエピタキシャル層にて前記ＰＮコラム構造を構成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
  4. 前記第ニトレンチ内に形成された前記第一エピタキシャル層を除去することで前記炭化珪素半導体基板を露出させる工程では、
    前記第ニトレンチ内に形成された前記第一エピタキシャル層を熱酸化する工程と、
    前記熱酸化により形成された酸化膜を除去する工程と、を含んでいることを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
  5. 前記第一トレンチを形成する工程では、該第一トレンチのアスペクト比を０．２以上に設定することを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  6. 前記第一エピタキシャル層を形成する工程における前記第一エピタキシャル層の原料のマイグレーションと比べて、前記第ニエピタキシャル層を形成する工程における前記第ニエピタキシャル層の原料のマイグレーションの方が小さくなるようにすることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  7. 前記第一トレンチを形成する工程では、該第一トレンチの側面の傾斜角度を８０度以上に設定することを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
  8. 前記第一エピタキシャル層を形成する工程では、該第一エピタキシャル層の成長温度を１５５０℃以下にし、
    前記第ニエピタキシャルを形成する工程では、該第ニエピタキシャル層の成長温度を１５５０℃を超えるようにすることを特徴とする請求項６または７に記載の炭化珪素半導体装置の製造方法。
  9. 前記第一エピタキシャル層を形成する工程では、該第一エピタキシャル層の成長原料となるＣとＳｉの比（Ｃ／Ｓｉ）が２を超えるようにし、
    前記第ニエピタキシャルを形成する工程では、該第ニエピタキシャル層の成長原料となるＣとＳｉの比が２以下となるようにすることを特徴とする請求項６ないし８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  10. 前記第一エピタキシャル層を形成する工程では、該第一エピタキシャル層を成長させるときの圧力が２０ｋＰａ以下となるようにし、
    前記第ニエピタキシャルを形成する工程では、該第ニエピタキシャル層を成長させるときの圧力が２０ｋＰａを超えるようにすることを特徴とする請求項６ないし９のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  11. 前記第一エピタキシャル層を形成する工程では、該第一エピタキシャル層の成長速度が２μｍ／ｈｒを超えるようにし、
    前記第ニエピタキシャルを形成する工程では、該第ニエピタキシャル層の成長速度が２μｍ／ｈｒ以下となるようにすることを特徴とする請求項６ないし１０のいずれか１つに記載の炭化珪素半導体装置の製造方法。
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