JP2005142335A - 半導体素子の製造方法 - Google Patents
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Abstract
【課題】繰り返しｐｎ接合構造を有する半導体素子を製造する際に、半導体層に形成したトレンチを、空隙や結晶欠陥がなく、深さ方向に均一な不純物濃度プロファイルを有するエピタキシャル層で埋めること。
【解決手段】ｎ型半導体基板１に低いアスペクト比（たとえば、５）の第１のトレンチ２を形成し、エピタキシャル成長法により第１のトレンチ２をｐ型エピタキシャル層３で埋め込む。ついで、ｎ型半導体基板１およびｐ型エピタキシャル層３の露出面上にｎ型エピタキシャル層４をエピタキシャル成長させる。そして、ｎ型エピタキシャル層４に低いアスペクト比（たとえば、５）の第２のトレンチ５を形成し、エピタキシャル成長法により第２のトレンチ５をｐ型エピタキシャル層６で埋め込む。このように、ｎ型の半導体層に低アスペクト比のトレンチを形成し、そのトレンチをｐ型エピタキシャル層で埋めるプロセスを複数回繰り返す。
【選択図】 図１
【解決手段】ｎ型半導体基板１に低いアスペクト比（たとえば、５）の第１のトレンチ２を形成し、エピタキシャル成長法により第１のトレンチ２をｐ型エピタキシャル層３で埋め込む。ついで、ｎ型半導体基板１およびｐ型エピタキシャル層３の露出面上にｎ型エピタキシャル層４をエピタキシャル成長させる。そして、ｎ型エピタキシャル層４に低いアスペクト比（たとえば、５）の第２のトレンチ５を形成し、エピタキシャル成長法により第２のトレンチ５をｐ型エピタキシャル層６で埋め込む。このように、ｎ型の半導体層に低アスペクト比のトレンチを形成し、そのトレンチをｐ型エピタキシャル層で埋めるプロセスを複数回繰り返す。
【選択図】 図１
Description
この発明は、半導体素子の製造方法に関し、特にｐ型半導体領域とｎ型半導体領域とが交互に繰り返し配置され、かつｐ型半導体領域とｎ型半導体領域との接合面が基板表面に対して垂直な方向に延びる構造（以下、繰り返しｐｎ接合構造とする）を備えた半導体素子の製造方法に関する。
従来の高耐圧半導体素子は、高い降伏電圧を得るために主電流経路に高比抵抗のドリフト領域を設けており、高耐圧のものほどこの部分の電圧降下が大きくなるので、オン電圧が高くなるという問題がある。この問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型半導体領域とｐ型半導体領域とを交互に積層した繰り返しｐｎ接合構造で構成し、オフ状態の時は空乏化して耐圧を負担するようにした半導体素子が公知である（たとえば、特許文献１、特許文献２参照。）。
上述した繰り返しｐｎ接合構造を有する半導体素子を作製するため、図９および図１０に示すように、ｎ型（またはｐ型）の半導体基板１０１にトレンチ１０２を形成し、エピタキシャル成長をおこなってトレンチ１０２をｐ型（またはｎ型）のエピタキシャル層１０３で埋める方法が検討されている。しかし、この方法では、トレンチ１０２が完全に埋まる前に、トレンチ開口部が塞がってしまい、トレンチ１０２内に埋め込まれたエピタキシャル層１０３の中に空隙１０４が残ったり、結晶欠陥が生じたりしやすいという欠点がある。
空隙や結晶欠陥などの埋め込み不良領域がエピタキシャル層１０３中に存在すると、図１１に示すように、エピタキシャル層１０３の深さ方向の不純物濃度プロファイルが不均一になる。そのため、作製された半導体素子の特性が不安定になってしまう。なお、図１１には、ボロン（Ｂ）の不純物濃度プロファイルが示されている。
トレンチを埋めるエピタキシャル層中に空隙が残らないようにするため、つぎのような製造方法が提案されている。トレンチ内に１回目のエピタキシャル成長をおこなった後、成長したエピタキシャル膜の一部を除去することによりトレンチの開口部を広げる。そして、２回目のエピタキシャル成長をおこない、トレンチを埋めることによって、繰り返しｐｎ接合構造を得る（たとえば、特許文献３参照。）。
また、つぎのような製造方法が提案されている。ｎ型半導体層にトレンチを形成した基板と、ｐ型半導体層にトレンチを形成した基板を用意する。そして、ｎ型半導体層のトレンチ部分とｐ型半導体層のトレンチ部分とを嵌め合わせて一体化する。その後、その一体化した基板を研磨して、繰り返しｐｎ接合構造を得る（たとえば、特許文献４参照。）。
しかしながら、作製する半導体素子を高耐圧化するには、トレンチの開口幅に対する深さの比（アスペクト比）を１０以上にする必要があるが、このような、いわゆる高アスペクト比のトレンチをエピタキシャル成長法により埋め込む場合には、トレンチ内を埋めるエピタキシャル層中に結晶欠陥や空隙が非常にできやすい。そのため、エピタキシャル層の深さ方向の不純物濃度プロファイルが不均一になりやすいという問題点がある。そのような問題があるため、高アスペクト比のエピタキシャル層を有する高耐圧半導体素子を得ることは困難である。
この発明は、上述した従来技術による問題点を解消するため、繰り返しｐｎ接合構造を有する半導体素子を製造するにあたって、半導体層に形成したトレンチを、空隙や結晶欠陥がなく、深さ方向に均一な不純物濃度プロファイルを有するエピタキシャル層で埋めることができる半導体素子の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体素子の製造方法は、第１導電型の第１の半導体層に第１のトレンチを形成する工程と、第２導電型の第２の半導体層をエピタキシャル成長させて該第２の半導体層で前記第１のトレンチを埋める工程と、第１導電型の第３の半導体層をエピタキシャル成長させて前記第１の半導体層および前記第２の半導体層の上に該第３の半導体層を積層する工程と、前記第３の半導体層に、前記第２の半導体層に達する第２のトレンチを形成する工程と、第２導電型の第４の半導体層をエピタキシャル成長させて該第４の半導体層で前記第２のトレンチを埋める工程と、を含むことを特徴とする。
また、請求項２の発明にかかる半導体素子の製造方法は、請求項１に記載の発明において、前記第２の半導体層で前記第１のトレンチを埋める工程と、前記第３の半導体層を積層する工程との間に、前記第２の半導体層および前記第１の半導体層の表面を平坦化する工程を有することを特徴とする。
また、請求項３の発明にかかる半導体素子の製造方法は、請求項１に記載の発明において、第１導電型の半導体層をエピタキシャル成長させ、該第１導電型の半導体層にトレンチを形成し、該トレンチをエピタキシャル成長させた第２導電型の半導体層で埋めるプロセスを、繰り返しおこなうことを特徴とする。
また、請求項４の発明にかかる半導体素子の製造方法は、請求項３に記載の発明において、前記トレンチを前記第２導電型の半導体層で埋めた後、該第２導電型の半導体層および前記第１導電型の半導体層の表面を平坦化してから、新たに第１導電型の半導体層をエピタキシャル成長させることを特徴とする。
上述した発明によれば、繰り返しｐｎ接合構造を構成するエピタキシャル層を複数回に分けて形成するので、各回でアスペクト比の低いトレンチを形成し、そのトレンチをエピタキシャル層で埋めればよい。したがって、結晶欠陥や空隙がなく、深さ方向に均一な不純物濃度プロファイルを有するエピタキシャル層を形成することができる。
本発明にかかる半導体素子の製造方法によれば、トレンチの形成と、そのトレンチを埋めるためのエピタキシャル成長を、複数回、繰り返しおこなうことによって高アスペクト比のエピタキシャル層を形成するので、各回で形成するトレンチのアスペクト比を低くし、そのトレンチを、結晶欠陥や空隙がなく、深さ方向に均一な不純物濃度プロファイルを有するエピタキシャル層で埋めることができる。したがって、全体として、結晶欠陥や空隙がなく、深さ方向に均一な不純物濃度プロファイルを有する高アスペクト比のエピタキシャル層を形成することができる。ここで、エピタキシャル層のアスペクト比とは、当該エピタキシャル層の、第１導電型の半導体層の表面に平行な方向の寸法に対する第１導電型の半導体層の深さ方向の寸法の比のことである。
以下に添付図面を参照して、この発明にかかる半導体素子の製造方法の好適な実施の形態を詳細に説明する。なお、本発明は、繰り返しｐｎ接合構造の製造方法にかかわるものであるため、ソースやドレインの構造およびそれらの製造プロセス等については任意であり、以下の説明および添付図面では省略する。したがって、本発明は、ＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタまたはダイオード等に適用される。また、以下の説明では、第１導電型をｎ型とし、第２導電型をｐ型とするが、その逆の場合も同様である。
実施の形態１．
図１〜図６は、本発明の実施の形態１にかかる半導体素子の製造方法を説明するための要部断面図である。図２に示すように、第１の半導体層となるｎ型半導体基板１を用意する。そして、図３に示すように、ｎ型半導体基板１にＲＩＥ（反応性イオンエッチング）等の異方性エッチングにより低アスペクト比の第１のトレンチ２を形成する。特に限定しないが、たとえば第１のトレンチ２の開口幅は１μｍであり、深さは５μｍである。ついで、図４に示すように、エピタキシャル成長法により第１のトレンチ２内を第２の半導体層となるｐ型エピタキシャル層３で埋める。
図１〜図６は、本発明の実施の形態１にかかる半導体素子の製造方法を説明するための要部断面図である。図２に示すように、第１の半導体層となるｎ型半導体基板１を用意する。そして、図３に示すように、ｎ型半導体基板１にＲＩＥ（反応性イオンエッチング）等の異方性エッチングにより低アスペクト比の第１のトレンチ２を形成する。特に限定しないが、たとえば第１のトレンチ２の開口幅は１μｍであり、深さは５μｍである。ついで、図４に示すように、エピタキシャル成長法により第１のトレンチ２内を第２の半導体層となるｐ型エピタキシャル層３で埋める。
ついで、図５に示すように、エピタキシャル成長法によりｎ型半導体基板１およびｐ型エピタキシャル層３の露出面上に第３の半導体層となるｎ型エピタキシャル層４を積層する。特に限定しないが、たとえばｎ型エピタキシャル層４の厚さは５μｍである。ｎ型エピタキシャル層４を成長させる前に、ｎ型半導体基板１およびｐ型エピタキシャル層３の表面を、たとえばＣＭＰ（化学機械研磨）等の研磨法やドライエッチングによるエッチバック法等により平坦化してもよい。
ついで、図６に示すように、ｎ型エピタキシャル層４にＲＩＥ等の異方性エッチングにより低アスペクト比の第２のトレンチ５を形成する。特に限定しないが、たとえば第２のトレンチ５の開口幅は１μｍである。また、第２のトレンチ５の深さは、ｎ型エピタキシャル層４の厚さと同じである。つまり、第２のトレンチ５の深さは、たとえば５μｍである。これは、後の工程で第２のトレンチ５内に埋め込まれるｐ型エピタキシャル層６（図１参照）が、ｎ型エピタキシャル層４を貫通して、第１のトレンチ２を埋めるｐ型エピタキシャル層３につながる必要があるからである。
また、同じ理由により、ｐ型エピタキシャル層６とｐ型エピタキシャル層３のパターンが上下で一致するように、第２のトレンチ５を形成する。ついで、図１に示すように、エピタキシャル成長法により第２のトレンチ５内を第４の半導体層となるｐ型エピタキシャル層６で埋める。このようにして、繰り返しｐｎ接合構造ができあがる。
ここで、エピタキシャル成長法として、ＬＰＥ（液相成長）法、ＣＶＤ（気相成長）法、ＭＢＥ（分子線エピタキシー）法または原子線エピタキシー法を採用することができる。エピタキシャル成長用の材料として、モノシラン（ＳｉＨ4）、ジクロルシラン（ＳｉＨ2Ｃｌ2）、トリクロルシラン（ＳｉＨＣｌ3）、ＨＣｌ、Ｈ2、ＰＨ3、ＡｓＨ3、Ｂ2Ｈ6などを用いることができる。
また、トレンチを形成するためのエッチング方法として、ドライエッチング処理またはウエットエッチング処理による異方性エッチングを採用することができる。異方性エッチング用の材料として、ＣＦ4、ＨＢｒ、ＳＦ6、ＨＣｌ、ＮＦ3、ＨＦなどを用いることができる。
実施の形態１によれば、ｎ型半導体基板１に形成された低アスペクト比の第１のトレンチ２を、結晶欠陥や空隙がなく、深さ方向に均一な不純物濃度プロファイルを有するｐ型エピタキシャル層３で埋めることができる。そして、その上に積層されたｎ型エピタキシャル層４に新たに低アスペクト比の第２のトレンチ５が形成され、その第２のトレンチ５を、結晶欠陥や空隙がなく、深さ方向に均一な不純物濃度プロファイルを有するｐ型エピタキシャル層６で埋めることができる。
したがって、全体として、結晶欠陥や空隙がなく、深さ方向に均一な不純物濃度プロファイルを有する高アスペクト比のエピタキシャル層を形成することができる。図７に、本実施の形態１により製造した深さ方向の寸法が１０μｍであるｐ型エピタキシャル層を有する半導体素子について、本発明者が調べたｐ型エピタキシャル層中の不純物（ボロン）の深さ方向の濃度プロファイルを示す。図７より、深さ方向に均一な不純物濃度プロファイルが得られていることがわかる。
実施の形態２．
図８は、本発明の実施の形態２にかかる半導体素子の製造方法を説明するための要部断面図である。図８に示すように、実施の形態２は、実施の形態１の製造方法において、トレンチ埋め込み後にｎ型エピタキシャル層を積層し、そのｎ型エピタキシャル層にトレンチを形成し、そのトレンチをｐ型エピタキシャル層で埋めるプロセスを複数回、ここでは２回以上繰り返すものである。
図８は、本発明の実施の形態２にかかる半導体素子の製造方法を説明するための要部断面図である。図８に示すように、実施の形態２は、実施の形態１の製造方法において、トレンチ埋め込み後にｎ型エピタキシャル層を積層し、そのｎ型エピタキシャル層にトレンチを形成し、そのトレンチをｐ型エピタキシャル層で埋めるプロセスを複数回、ここでは２回以上繰り返すものである。
すなわち、実施の形態１と同様にして、ｎ型半導体基板１に第１のトレンチ２を形成した後、ｐ型エピタキシャル層３のエピタキシャル成長をおこない、第１のトレンチ２をｐ型エピタキシャル層３で埋める。ついで、ｎ型エピタキシャル層４のエピタキシャル成長をおこない、ｎ型半導体基板１およびｐ型エピタキシャル層３の上にｎ型エピタキシャル層４を積層する。ついで、ｎ型エピタキシャル層４に第２のトレンチ５を形成し、エピタキシャル成長をおこなって第２のトレンチ５をｐ型エピタキシャル層６で埋める。ここまでは実施の形態１と同じである。
ついで、エピタキシャル成長法によりｎ型エピタキシャル層４およびｐ型エピタキシャル層６の露出面上にｎ型エピタキシャル層７を積層する。ｎ型エピタキシャル層７を成長させる前に、ｎ型エピタキシャル層４およびｐ型エピタキシャル層６の表面を、たとえばＣＭＰ等の研磨法やドライエッチングによるエッチバック法等により平坦化してもよい。
ついで、ｎ型エピタキシャル層７にＲＩＥ等の異方性エッチングにより低アスペクト比の第３のトレンチ８を形成する。第３のトレンチ８の深さは、ｎ型エピタキシャル層７の厚さと同じである。また、後の工程で第３のトレンチ８内に埋め込まれるｐ型エピタキシャル層９とその下のｐ型エピタキシャル層６のパターンが上下で一致するように、第３のトレンチ８を形成する。
ついで、エピタキシャル成長法により第３のトレンチ８内をｐ型エピタキシャル層９で埋める。ｐ型エピタキシャル層９は、ｎ型エピタキシャル層７を貫通して、第２のトレンチ５を埋めるｐ型エピタキシャル層６につながる。このようにして、図８に示す構成の繰り返しｐｎ接合構造ができあがる。
ここで、ｎ型エピタキシャル層７およびｐ型エピタキシャル層９を成長させる方法として、ＬＰＥ法、ＣＶＤ法、ＭＢＥ法または原子線エピタキシー法を採用することができる。また、エピタキシャル成長用の材料として、モノシラン（ＳｉＨ4）、ジクロルシラン（ＳｉＨ2Ｃｌ2）、トリクロルシラン（ＳｉＨＣｌ3）、ＨＣｌ、Ｈ2、ＰＨ3、ＡｓＨ3、Ｂ2Ｈ6などを用いることができる。
また、第３のトレンチ８を形成するためのエッチング方法として、ドライエッチング処理やウエットエッチング処理による異方性エッチングを採用することができる。異方性エッチング用の材料として、ＣＦ4、ＨＢｒ、ＳＦ6、ＨＣｌ、ＮＦ3、ＨＦなどを用いることができる。
実施の形態２によれば、ｎ型エピタキシャル層を積層し、そのｎ型エピタキシャル層にトレンチを形成し、そのトレンチをｐ型エピタキシャル層で埋めるプロセスを複数回繰り返すことにより、結晶欠陥や空隙がなく、深さ方向に均一な不純物濃度プロファイルを有し、かつ実施の形態１よりも深さ方向の寸法が大きいエピタキシャル層を形成することができる。実際に、本発明者は、ｎ型エピタキシャル層を積層し、そのｎ型エピタキシャル層にトレンチを形成し、そのトレンチをｐ型エピタキシャル層で埋めるプロセスを２回繰り返しおこなった。その結果、幅が５μｍであり、深さが５０μｍ（ｐ型エピタキシャル層３とｐ型エピタキシャル層６とｐ型エピタキシャル層９のそれぞれの深さを加算した深さ）である高アスペクト比のエピタキシャル層を有する繰り返しｐｎ接合構造を備えた半導体素子を製造することができた。
ここで、エピタキシャル層の幅とは、ｎ型エピタキシャル層７の表面に平行な方向の寸法のことであり、エピタキシャル層の深さとは、ｎ型エピタキシャル層７、ｎ型エピタキシャル層４およびｎ型半導体基板１の深さ方向の寸法のことである。なお、ｎ型エピタキシャル層を積層し、トレンチを形成して、そのトレンチをｐ型エピタキシャル層で埋めるプロセスを３回以上繰り返しおこなってもよい。そうすれば、さらに深いエピタキシャル層を有する繰り返しｐｎ接合構造を備えた半導体素子を製造することができる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、トレンチの開口幅や深さなどの値は一例であり、これに限定されるものではない。また、実施の形態ではシリコン半導体を例にして説明したが、本発明は、ＳｉＣなどの化合物半導体にも適用可能である。
以上のように、本発明にかかる半導体素子の製造方法は、繰り返しｐｎ接合構造を備えたＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタまたはダイオード等の高耐圧半導体素子を製造するのに有用である。
１ 第１の半導体層（ｎ型半導体基板）
２ 第１のトレンチ
３ 第２の半導体層（ｐ型エピタキシャル層）
４ 第３の半導体層（ｎ型エピタキシャル層）
５ 第２のトレンチ
６ 第４の半導体層（ｐ型エピタキシャル層）
２ 第１のトレンチ
３ 第２の半導体層（ｐ型エピタキシャル層）
４ 第３の半導体層（ｎ型エピタキシャル層）
５ 第２のトレンチ
６ 第４の半導体層（ｐ型エピタキシャル層）
Claims (4)
- 第１導電型の第１の半導体層に第１のトレンチを形成する工程と、
第２導電型の第２の半導体層をエピタキシャル成長させて該第２の半導体層で前記第１のトレンチを埋める工程と、
第１導電型の第３の半導体層をエピタキシャル成長させて前記第１の半導体層および前記第２の半導体層の上に該第３の半導体層を積層する工程と、
前記第３の半導体層に、前記第２の半導体層に達する第２のトレンチを形成する工程と、
第２導電型の第４の半導体層をエピタキシャル成長させて該第４の半導体層で前記第２のトレンチを埋める工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記第２の半導体層で前記第１のトレンチを埋める工程と、前記第３の半導体層を積層する工程との間に、
前記第２の半導体層および前記第１の半導体層の表面を平坦化する工程を有することを特徴とする請求項１に記載の半導体素子の製造方法。 - 第１導電型の半導体層をエピタキシャル成長させ、該第１導電型の半導体層にトレンチを形成し、該トレンチをエピタキシャル成長させた第２導電型の半導体層で埋めるプロセスを、繰り返しおこなうことを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記トレンチを前記第２導電型の半導体層で埋めた後、該第２導電型の半導体層および前記第１導電型の半導体層の表面を平坦化してから、新たに第１導電型の半導体層をエピタキシャル成長させることを特徴とする請求項３に記載の半導体素子の製造方法。
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- 2003-11-06 JP JP2003376764A patent/JP2005142335A/ja active Pending
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