JP2009531868A - マルチプレート分離構造を有する半導体デバイス - Google Patents

マルチプレート分離構造を有する半導体デバイス Download PDF

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Abstract

マイクロエレクトロニクスアセンブリ及びマイクロエレクトロニクスアセンブリの製造方法が提供される。マイクロエレクトロニクスアセンブリは、分離トレンチ（６２）が形成された半導体基板を含む。分離トレンチ（６２）は、第１及び第２の対向内壁（７４，７６）及び底面（７８）を有する。第１及び第２の導電プレート（１０６）は、第１及び第２の導電プレート（１０６）間に間隙（９０）が存在するように、分離トレンチ（６２）の第１及び第２の対向内壁（７４，７６）上にそれぞれ形成される。第１及び第２の半導体デバイス（１１４）は、半導体基板内の分離トレンチ（６２）の対向する側に形成される。上記の方法は、半導体基板内にトレンチ（６２）を形成する工程と、そのトレンチ内に第１及び第２の導電プレート（１０６）を形成する工程と、トレンチ（６２）の対向する側において半導体基板内に第１及び第２の半導体デバイス（１１４）を形成する工程とを含む。

Description

本発明は、概して半導体デバイス及び半導体デバイスを形成するための方法に関し、より詳しくは、ハイパワートランジスタに関する。
集積回路は、半導体基板、即ちウェハ上に形成される。その後、ウェハは、マイクロエレクトロニクスダイ、即ち半導体チップに切断され、各ダイは、対応する集積回路を保持する。各半導体チップは、パッケージ、即ちキャリア基板に実装され、それは多くの場合マザーボードに実装され、各種電子システムに搭載される。
パワー集積回路において、低電圧から非常に高い電圧にわたる範囲の電圧動作特性を有する種々の半導体デバイスが共に集積化される。回路動作における誤動作を招く任意のクロストークを防止するために、異なる特性及び性能評価を有するデバイスは互いに分離される必要がある。このように、デバイス間の分離電圧性能、即ち「絶縁破壊電圧」がパワー集積回路において重要なパラメータである。典型的なパワー集積回路技術では、所望の分離電圧を提供可能な接合に基づく分離法が一般に利用されるが、そのためにデバイスサイズの増大を伴うこととなる。
絶縁破壊電圧を改善するために試行された方法の１つとして、個々の半導体デバイス（例えば、トランジスタ）間に分離トレンチを形成する方法がある。単一の浮遊導体が分離トレンチ内に形成されるとともに、二酸化ケイ素のような絶縁材料によって囲まれる。しかしながら、そのような構成において、要求電圧が高い場合、導電体の周りの酸化物の厚みがしばしば過大となる。これにより、酸化物及びシリコンの熱膨張係数の違いに起因して、トレンチ内及びデバイス自身に深刻な物理的応力の発生を招く。そのような応力はデバイスの信頼性に悪影響を及ぼすおそれがある。
従って、個々の半導体デバイス間の改善された絶縁破壊電圧を有するマイクロエレクトロニクスアセンブリを提供することが望ましい。加えて、半導体デバイスが受ける物理的応力を低減することが望ましい。更に、本発明のその他所望の特徴及び性質は、図面並びに上述の技術分野及び従来技術を組み合わせて、引き続く詳細な説明並びに添付した特許請求の範囲にて明らかにあるであろう。
以下、本発明を添付図面とともに説明する。同図面において同一の符号は同一の部材を示す。
以下の詳細な説明は、本質において単に例示的なものであり、本発明又、本発明の応用及び使用を限定することを意図していない。更に、上記した技術分野、背景技術、概要、又は以下の詳細な説明に示された任意の表現された、又は言外の理論に束縛されることを意図していない。尚、図１〜１２は単に例示的なものであり、寸法化されていないことに留意されたい。
図１〜１２は、本発明の一実施形態に従うマイクロエレクトロニクスアセンブリを形成する方法を示す。図１を参照すると、ガリウム砒素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、又はシリコン（Ｓｉ）のような半導体材料からなる半導体基板２０が示されている。半導体基板２０は、上面２２と下面２４とを有するとともに、例えば約３００〜１０００ミクロンの厚み２６を有する。当該技術分野において一般的に理解されているように、半導体基板２０の半導体材料は、第１の導電型であり、即ち第１型ドーパントを添加したものである。図１の例示では、基板２０はＰ型半導体基板であり、ホウ素（Ｂ）が例えば約1.0ｘ1015（原子/cm3）の濃度で添加されている。
半導体基板２０の一部のみが示されているが、同基板２０は例えば、１５０、２００又は３００ミリメートルの直径を有する半導体ウェハであることを理解されたい。加えて、具体的には図示していないが、当該技術分野において一般的に理解されているように、基板２０は複数のダイに分割される。また、以下のプロセス工程は、半導体基板２０の一部のみに行われるように図示されているが、各工程は半導体基板２０のほぼ全体、即ち全てのダイにわたって同時に行われるものであると理解されたい。更に、図示しないが、当該技術分野において一般的に理解されているように、以下で詳述するプロセス工程は、フォトレジスト層のような複数の追加のプロセス層の堆積または除去によって容易になると理解されたい。
図２に示すように、まず複数の埋め込み層、即ち部位２８が基板２０の上面２２に形成される。一実施の形態において、埋め込み層２８は、イオン注入を用いて形成されるとともに、例えば約１〜２ミクロンの厚み３０を有し、例えば４〜５ミクロンの幅３２を有する。一般的に理解されているように、イオン注入プロセスは、埋め込み層２８内において基板２０の半導体材料を第２の導電型（即ち、第２型ドーパントを介して）に変化させる。一実施の形態において、埋め込み層２８は、約1.0ｘ1019（原子/cm3）の比較的に高濃度のアンチモン（Ｓｂ）が添加されたＮ型半導体材料を含む。
その後、図３に示すように、エピタキシャル層３４が、基板２０の上面２２かつ埋め込み層２８上に形成、即ち成長される。エピタキシャル層３４は、例えば２〜５ミクロンの厚み３６を有し、エピタキシャル層３４の半導体材料は第１の導電型（即ち、Ｐ型）を有する。一実施の形態において、エピタキシャル層３４には、例えば約1.0ｘ1015（原子/cm3）の濃度のホウ素（Ｂ）が添加されている。また、エピタキシャル層３４は、上面３８を有する。
そして、図４に示すように、第１、第２及び第３のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域４０，４２，４４が、エピタキシャル層３４の上面３８上、又は内部に形成される。当該技術分野において一般的に理解されているように、第１、第２及び第３のＳＴＩ領域４０，４２，４４は、エピタキシャル層３４の上面３８内にトレンチをエッチングした後、二酸化ケイ素のような絶縁材料でトレンチを充填することにより形成される。第１のＳＴＩ領域４０は、例えば３〜８ミクロンの幅４６を有し、第２及び第３のＳＴＩ領域４２，４４は、それぞれ例えば２〜５ミクロンの幅４８を有する。ＳＴＩ領域４０，４２，４４は、それぞれ例えば０．３〜１ミクロンの厚み５０を有する。
図４及び図５に示すように、一般的に理解されているように、他のプロセス工程を容易とするために、酸化物層５２、窒化物層５４、ハードマスク層５６及びフォトレジスト層５８のような追加のプロセス層がエピタキシャル層３４の上面３８の上に形成される。そして、具体的に図５に示すように、ＳＴＩ領域４０，４２，４４の下のエピタキシャル層３４を露出すべく、フォトレジスト層５８、ハードマスク層５６、窒化物層５４、酸化物層５２、及びＳＴＩ領域４０，４２，４４を介して、開口６０がエッチングにて形成される。
そして、図６に示すように、フォトレジスト層５８が除去された後、第１、第２及び第３の深いトレンチ６２，６４，６６が、開口６０内におけるエピタキシャル層３４を介して基板２０の上面の中まで形成される。深いトレンチ６２，６４，６６の各々は、例えば６〜１２ミクロンの深さを有する。図示するように、エピタキシャル層３４の上面３８から計測すると、トレンチ６２，６４，６６の深さ６８は、埋め込み層２８の深さよりも深くなっている。このように、トレンチ６２，６４，６６は埋め込み層２８を通過して下方に延びる。第１のトレンチ６２は、例えば２〜４ミクロンの幅７０を有し、第２及び第３のトレンチ６４，６６は、それぞれ例えば１〜２ミクロンの幅７２を有する。各トレンチ６２，６４，６６は、第１及び第２の対向内壁７４，７６並びに底面７８を有する。図示するように、内壁７４，７６の一方は、埋め込み層２８の１つと近接する。トレンチ６２，６４，６６は、例えば反応性イオンエッチング（ＲＩＥ）を使用して形成される。
次に、図７に示すように、残存する絶縁層５６上及びトレンチ６２，６４，６６内に絶縁層８０が形成される。絶縁層８０は、各トレンチ６２，６４，６６の第１及び第２の対向内壁７４，７６並びに底面７８上にそれぞれ第１、第２及び第３の部位８２，８４，８６を有し、各トレンチ６２，６４，６６は、例えば０．５〜１ミクロンの厚み８８を有する。図示するように、トレンチ６２，６４，６６の第１及び第２の対向内壁７４，７６上における絶縁層８０の第１及び第２の部位８２，８４を合算した厚みは、図６に示す幅７０，７２よりも小さくなっている。従って、第１、第２及び第３の間隙９０，９２，９４が、各トレンチの絶縁層８０の第１及び第２の部位８２，８４間において第１、第２及び第３のトレンチ６２，６４，６６内にそれぞれ形成される。第１のトレンチ６２内の第１の間隙９０は、例えば１〜３ミクロンにわたる長さであり、第２及び第３のトレンチ６４，６６内の第２及び第３の間隙９２，９４は、例えば０．５〜２ミクロンにわたる長さである。一般に理解されるように、絶縁層８０は、テトラエチルオキシシリケート（ＴＥＯＳ）のような酸化物、又は低誘電率又は高誘電率の酸化物あるいは窒化物であってもよい。絶縁層８０は、例えば、化学気相成長法（ＣＶＤ）を使用して形成されてもよい。
その後、図８に示すように、導電層９６が絶縁層８０上及びトレンチ６２，６４，６６内に形成される。導電層は、少なくとも第１のトレンチ６２、第１、第２及び第３の部位９８，１００，１０２内および絶縁層８０の第１、第２及び第３の部位８２，８４，８６上に存在する。導電層９６は、例えば０．５〜１ミクロンの厚みを有する。図示するように、第１のトレンチ６２内の絶縁層８０の第１及び第２の部位８２，８４上における導電層９６の第１及び第２の部位９８，１００を合算した厚みは、第１の間隙９０の距離よりも小さくなっている。従って、第１の間隙９０は、第１のトレンチ６２内に依然として存在するが、導電層９６の第１の部位９８から導電層９６の第２の部位１００まで測定すると、例えば０．２５〜０．５ミクロンの距離まで縮小している。しかしながら、図７に示すようなトレンチ６４，６６内の間隙９２，９４は、導電層９６によって完全に充填されている。導電層９６は、多結晶シリコンのような導電性材料、或いはアルミニウム又はタングステンのような金属からなってもよいし、低圧化学気相成長（ＬＰＣＶＤ）のような化学気相成長を用いて形成されてもよい。
図９に示すように、その後、導電層９６には、ドライ・ブランケット・エッチング・プロセスが施される。当業者には明らかなように、ブランケット・エッチング・プロセスは、導電層９６のうち上方に面する部位のみがエッチングされるような極度な異方性エッチングを提供する。従って、図９に示すように、第１のトレンチ６２内の導電層９６の第３の部位１０２と同様に、エピタキシャル層３４の上面３８上の導電層９６の部位が除去されている。導電層９６の残存部位は、導電プレート１０６を形成する。図示するように、第１のトレンチ６２は２つの導電プレート１０６を含み、両プレート１０６間には間隙９０が維持されている。各プレート１０６は、第１のトレンチ６２内の絶縁層８０の第１の部位８２又は第２の部位８４の何れかに近接している。第２及び第３のトレンチ６４，６６は、第１及び第２のトレンチ６４，６６内において第１及び第２の部位８２，８４の双方と近接する１つの導電プレート１０６をそれぞれ含む。
図１０を参照すると、その後、第２の絶縁層１０８が、エピタキシャル層３４の上面３８及びトレンチ６２，６４，６６上に形成される。第２の絶縁層１０８は、例えば０．５〜１ミクロンの厚み１１０を有するとともに、第２及び第３のトレンチ６４，６６内の導電プレート１０６の上端を覆う。また、第１のトレンチ６２内の導電プレート１０６間の間隙９０を充填するとともに、同導電プレート１０６の上端を覆うために、第２の絶縁層１０８が、第１のトレンチ６２内の絶縁本体１１２を形成する。図７に示す絶縁層８０と同様に、一般に理解されるように、第２の絶縁層１０８は、テトラエチルオキシシリケート（ＴＥＯＳ）のような酸化物、或いは低誘電率又は高誘電率の酸化物、或いは窒化物であってもよく、化学気相成長法（ＣＶＤ）を使用して形成されてもよい。
図１１に示すように、その後、第２の絶縁層１０８及び窒化物層５４は、例えば、エッチング及び化学機械的研磨（ＣＭＰ）技術の組み合わせを用いて除去される。図１２を参照すると、その後、複数の半導体デバイス１１４が、エピタキシャル層３４の上面３８に形成されるとともに、ゲート絶縁膜１１６を組み込む。半導体デバイス１１４（例えば、トランジスタ）は、埋め込み層２８上に配置されるとともに、相補性金属酸化膜半導体（ＣＭＯＳ）、バイポーラ接合トランジスタ及び他の組み合わせ技術のデバイス等の各種タイプの半導体デバイスの任意のタイプを含んでもよい。特定タイプのデバイス１１４に依存して、半導体デバイス１１４を形成する工程は、デバイス１１４及び埋め込み層２８間におけるエピタキシャル層３４の領域内にソース、ドレイン、ウエル及びシンカー等の各種のドープ領域を形成する工程を含む。そのようなデバイスの形成により、上述したように、向上した水平及び垂直の分離構造を含む本発明の一実施の形態に従うマイクロエレクトロニクスアセンブリの形成が実質的に完了となる。
最終のプロセス工程の後、基板２０は個々のマイクロエレクトロニクスダイス、即ち半導体チップに切り分けられ、パッケージ化され、各種電子システム又はコンピュータシステムに搭載される。続けて図１２を参照すると、具体的に示されてはいないが電気的な接続が半導体デバイス１１４に対して行われ、その工程の間において、第１のトレンチ６２内の２つの導電プレート１０６は半導体デバイス１１４間の絶縁破壊電圧を増大させる。
上述したマイクロエレクトロニクスアセンブリの１つの効果は、単一の分離トレンチ内に複数の導電プレートを使用しているため、デバイスの全体サイズを大型化することなく、デバイス間の絶縁破壊電圧を高められることである。別の効果は、複数の導電プレートが、トレンチ内においてより薄い絶縁層の使用を許容することである。これにより、分離トレンチ内における物理的応力が低減される。
本発明の他の実施の形態において、トレンチの数およびトレンチ内の導電プレートの数は異なっていてもよい。例えば、複数の導電プレートを有する単一のトレンチが半導体デバイス間に使用されてもよい。加えて、当業者には明らかであるが、使用される材料および寸法は変更されてもよい。
本発明の一実施の形態は、マイクロエレクトロニクスアセンブリの製造方法を提供する。上記方法は、半導体基板内にトレンチを形成する工程と、トレンチ内に第１及び第２の導電プレートを形成する工程と、半導体基板内のトレンチの対向する側において第１及び第２の半導体デバイスを形成する工程とを含む。
トレンチは第１及び第２の対向内壁並びに底面を有する。第１及び第２の導電プレートを形成する工程はトレンチ内に導電層を形成する工程を含む。導電層はトレンチの第１及び第２の対向内壁上に第１及び第２の部位をそれぞれ有するとともに、トレンチの底面上に第３の部位を有する。
前記方法は、導電層の第１及び第２の部位を分離して第１及び第２の導電プレートを形成するために、導電層の第３の部位を除去する工程を更に含む。
前記方法は、トレンチ内に絶縁層を形成する工程を更に含む。絶縁層はトレンチの第１及び第２の対向側壁上に第１及び第２の部位をそれぞれ有するとともに、トレンチの底面上に第３の部位を有する。導電層の第１、第２及び第３の部位は絶縁層の第１、第２及び第３の部位上にそれぞれ形成される。
導電層の第１及び第２の部位の間に間隙が存在する。導電層の第１及び第２の部位の間における間隙内のトレンチ内に絶縁本体を形成する工程を更に含む。絶縁本体は導電層の第１及び第２の部位に近接している。
トレンチは第１の幅を有する。半導体基板内に第２のトレンチを形成する工程を更に備える。第２のトレンチは第１及び第２の対向内壁並びに底面を有するとともに、第１の幅よりも狭い第２の幅を有する。前記方法は、第２のトレンチ内に第３の導電プレートを形成する工程を更に含む。
前記方法は、第２のトレンチの対向内壁上に位置する第１及び第２の部位、並びに第２のトレンチの底面上に位置する第３の部位を有する第２のトレンチ内に絶縁層を形成する工程を更に含む。第２のトレンチ内の絶縁層の第１及び第２の部位の間に間隙が存在する。第３の導電プレートを形成する工程は、第２のトレンチ内に導電層を形成する工程を含む。導電層は間隙内に設けられるとともに、第２のトレンチ内の絶縁層の第１、第２及び第３の部位に近接して設けられる。
半導体基板は第１型ドーパントを有する。半導体基板内に第２型を有する少なくとも１つの埋め込み層を形成する工程を更に含む。少なくとも１つの埋め込み層は半導体基板の上面から第１の深さにおいて形成される。第１及び第２のトレンチは第１の深さよりも深い第２の深さを有するとともに、少なくとも１つの埋め込み層と近接する。
トレンチ及び第２のトレンチ内に対応する絶縁層を形成する工程は同時に実施される。トレンチ及び第２のトレンチ内に対応する導電層を形成する工程は同時に実施される。
本発明の別の実施の形態は、マイクロエレクトロニクスアセンブリの製造方法を提供する。半導体基板内にトレンチが形成される。トレンチは、第１及び第２の対向内壁並びに底面を有する。トレンチ内に絶縁層が形成される。絶縁層はトレンチの第１及び第２の対向側壁上に第１及び第２の部位をそれぞれ有するとともに、トレンチの底面上に第３の部位を有する。トレンチ内の絶縁層上に導電層が形成される。導電層は絶縁層の対応する第１、第２及び第３の部位上に第１、第２及び第３の部位を有する。導電層は第１及び第２の部位の間に間隙が存在するように厚みを有する。導電層の第１及び第２の部位を分離して第１及び第２の導電プレートを形成するために、導電層の第３の部位が除去される。導電層の第１及び第２の部位の間における間隙内のトレンチ内に絶縁本体が形成される。トレンチの対向する側において第１及び第２の半導体デバイスが形成される。
半導体基板は第１のドープ型を有する。前記方法は、半導体基板内に第２のドープ型を有する少なくとも１つの埋め込み層を形成する工程を更に含む。少なくとも１つの埋め込み層は半導体基板の上面から第１の深さにおいて形成される。トレンチは第１の深さよりも深い第２の深さを有するとともに、少なくとも１つの埋め込み層と近接する。
トレンチは第１の幅を有する。前記方法は、半導体基板内において少なくとも１つの埋め込み層と近接する第２のトレンチを形成する工程を更に含む。第２のトレンチは第１及び第２の対向内壁並びに底面を有するとともに、第１の幅よりも狭い第２の幅を有する。前記方法は、第２のトレンチの対向内壁上に位置する第１及び第２の部位、並びに第２のトレンチの底面上に位置する第３の部位を有する第２のトレンチ内に絶縁層を形成する工程を更に含む。第２のトレンチ内の絶縁層の第１及び第２の部位の間に間隙が存在する。前記方法は、第２のトレンチ内に導電層を形成する工程を更に含む。第２のトレンチ内に第３の導電プレートを形成するべく、第２の導電層は間隙内に設けられるとともに、第２のトレンチ内の絶縁層の第１、第２及び第３の部位に近接して設けられる。
トレンチ及び第２のトレンチ内に対応する絶縁層を形成する工程は同時に実施される。トレンチ及び第２のトレンチ内に対応する導電層を形成する工程は同時に実施される。第１の幅は約２〜４ミクロンであり、第２の幅は約１〜２ミクロンであり、第２の深さは約６〜１２ミクロンである。
本発明の更なる実施の形態は、マイクロエレクトロニクスアセンブリを提供する。半導体基板は、基板内に形成された分離トレンチを有する。分離トレンチは第１及び第２の対向内壁並びに底面を有する。第１及び第２の導電プレートは、分離トレンチの対向側壁上にそれぞれ形成される。第１及び第２の導電プレート間には間隙が設けられている。第１及び第２の半導体デバイスは、分離トレンチの対向する側において半導体基板内に形成される。
半導体基板は第１型ドーパントを有する。マイクロエレクトロニクスアセンブリは、第２型ドーパントを有する埋め込み層を更に含み、埋め込み層は半導体基板の上面から第１の深さにおいて少なくとも１つの半導体デバイスの下に設けられる。トレンチは埋め込み層に近接しているとともに、第１の深さよりも深い第２の深さを有する。
トレンチの第１及び第２の対向側壁上に第１及び第２の部位を有する記絶縁層がトレンチ内に形成される。導電層の第１の部位はトレンチの第１の内壁と第１の導電プレートとの間に位置し、第２の部位はトレンチの第２の内壁と第２の導電プレートとの間に位置する。
トレンチは約２〜４ミクロンの幅を有する。第２の深さは約６〜１２ミクロンである。絶縁層は約０．５〜１ミクロンの厚みを有する。第１及び第２の導電プレートは少なくとも多結晶シリコン及び金属の何れか１つを含み、絶縁層は少なくとも酸化物及び窒化物のいずれか１つを含む。
本発明の上記した詳細な説明には少なくとも一つの例示的な実施形態が示されているが、多数の変更例が存在することは理解されるべきである。また、一つ又は複数の例示的な実施形態は単なる例であり、本発明の範囲、応用、又は構成をいかなる方法にても制限することを意図していない。むしろ、上記した詳細な説明は、本発明の例示的な実施形態を実施するための便利な指針を当業者に提供するであろう。添付された特許請求の範囲に記載されている本発明の範囲及びその法的な均等物から逸脱することなく、例示的な実施形態において記載されている要素の機能及び配置において、種々の変更が実施されてもよいことは理解されるであろう。
半導体基板の側断面である。 複数の埋め込み層が上面に形成された図１の半導体基板の側断面図である。 エピタキシャル層が上部に形成された図２の半導体基板の側断面図である。 複数の分離領域及びプロセス層が上部に形成された図３の半導体基板の側断面図である。 追加のプロセス層が上部に形成されるとともに、分離領域内に貫通形成された開口を有する図４の半導体基板の側断面図である。 分離領域内から半導体基板内のエピタキシャル層まで形成されたトレンチを有する図５の半導体基板の側断面図である。 半導体基板の上面及びトレンチ内に形成された絶縁層を有する図６の半導体基板の側断面図である。 絶縁層上及びトレンチ内に形成された導電層を有する図７の半導体基板の側断面図である。 導電層を導電プレートに分離するためのエッチング処理が行われた後における図８の半導体基板の側断面図である。 半導体基板の上面及び導電プレート上に形成された第２の絶縁層を有する図９の半導体基板の側断面図である。 半導体基板の上面におけるエッチング及び／又は研磨処理が行われた後における図１０の半導体基板の側断面図である。 半導体基板の上面に形成された複数の半導体デバイスを備える図１１の半導体基板の側断面図である。

Claims (20)

  1. 半導体基板内にトレンチを形成する工程と、
    前記トレンチ内に第１及び第２の導電プレートを形成する工程と、
    前記トレンチの互いに対向する側において、前記半導体基板内に第１及び第２の半導体デバイスを形成する工程とを備えるマイクロエレクトロニクスアセンブリの製造方法。
  2. 前記トレンチは第１及び第２の対向内壁並びに底面を有し、前記第１及び第２の導電プレートを形成する工程は前記トレンチ内に導電層を形成する工程を備え、前記導電層は前記トレンチの前記第１及び第２の対向内壁上に第１及び第２の部位をそれぞれ有するとともに、前記トレンチの前記底面上に第３の部位を有する請求項１に記載の方法。
  3. 前記導電層の第１及び第２の部位を分離して第１及び第２の導電プレートを形成するために、前記導電層の前記第３の部位を除去する工程を更に備える請求項２に記載の方法。
  4. 前記トレンチ内に絶縁層を形成する工程を更に備え、前記絶縁層は前記トレンチの前記第１及び第２の対向側壁上に第１及び第２の部位をそれぞれ有するとともに、前記トレンチの前記底面上に第３の部位を有し、前記導電層の前記第１、第２及び第３の部位は前記絶縁層の前記第１、第２及び第３の部位上にそれぞれ形成される請求項３に記載の方法。
  5. 前記導電層の第１及び第２の部位の間に間隙が設けられ、前記導電層の前記第１及び第２の部位の間における前記間隙内の前記トレンチ内に絶縁本体を形成する工程を更に備え、前記絶縁本体は前記導電層の前記第１及び第２の部位に近接している請求項４に記載の方法。
  6. 前記トレンチは第１の幅を有し、前記半導体基板内に第２のトレンチを形成する工程を更に備え、前記第２のトレンチは第１及び第２の対向内壁並びに底面を有するとともに、前記第１の幅よりも狭い第２の幅を有する請求項５に記載の方法。
  7. 前記第２のトレンチ内に第３の導電プレートを形成する工程を更に備える請求項６に記載の方法。
  8. 前記第２のトレンチの対向内壁上に位置する第１及び第２の部位、並びに前記第２のトレンチの前記底面上に位置する第３の部位を有する前記第２のトレンチ内に絶縁層を形成する工程を更に備え、前記第２のトレンチ内の前記絶縁層の前記第１及び第２の部位の間に間隙が設けられ、前記第３の導電プレートを形成する工程は、前記第２のトレンチ内に導電層を形成する工程を備え、同導電層は前記間隙内に設けられるとともに、前記第２のトレンチ内の前記絶縁層の前記第１、第２及び第３の部位に近接して設けられる請求項７に記載の方法。
  9. 前記半導体基板は第１型ドーパントを有し、前記半導体基板内に第２型ドーパントを有する少なくとも１つの埋め込み層を形成する工程を更に備え、前記少なくとも１つの埋め込み層は前記半導体基板の上面から第１の深さにおいて形成され、前記第１及び第２のトレンチは前記第１の深さよりも深い第２の深さを有するとともに、前記少なくとも１つの埋め込み層と近接している請求項８に記載の方法。
  10. 前記トレンチ及び前記第２のトレンチ内に前記対応する絶縁層を形成する前記工程は同時に実施され、前記トレンチ及び前記第２のトレンチ内に前記対応する導電層を形成する前記工程は同時に実施される請求項９に記載の方法。
  11. 半導体基板内に、第１及び第２の対向内壁並びに底面を有するトレンチを形成する工程と、
    前記トレンチ内に絶縁層を形成する工程と、前記絶縁層は前記トレンチの前記第１及び第２の対向側壁上に第１及び第２の部位をそれぞれ有するとともに、前記トレンチの前記底面上に第３の部位を有することと、
    前記トレンチ内の前記絶縁層上に導電層を形成する工程と、前記導電層は前記絶縁層の前記対応する第１、第２及び第３の部位上に第１、第２及び第３の部位を有するとともに、前記導電層は前記第１及び第２の部位の間に間隙が設けられるように厚みを有することと、
    前記導電層の第１及び第２の部位を分離して第１及び第２の導電プレートを形成するために、前記導電層の前記第３の部位を除去する工程と、
    前記導電層の前記第１及び第２の部位の間における前記間隙内の前記トレンチ内に絶縁本体を形成する工程と、
    前記トレンチの互いに対向する側において第１及び第２の半導体デバイスを形成する工程とを備えるマイクロエレクトロニクスアセンブリの製造方法。
  12. 前記半導体基板は第１型のドーパントを有し、前記半導体基板内に第２型ドーパントを有する少なくとも１つの埋め込み層を形成する工程を更に備え、前記少なくとも１つの埋め込み層は前記半導体基板の上面から第１の深さにおいて形成され、前記トレンチは前記第１の深さよりも深い第２の深さを有するとともに、前記少なくとも１つの埋め込み層と近接している請求項１１に記載の方法。
  13. 前記トレンチは第１の幅を有し、前記半導体基板内において前記少なくとも１つの埋め込み層と近接する第２のトレンチを形成する工程と、前記第２のトレンチは第１及び第２の対向内壁並びに底面を有するとともに、前記第１の幅よりも狭い第２の幅を有することと、
    前記第２のトレンチの対向内壁上に位置する第１及び第２の部位、並びに前記第２のトレンチの前記底面上に位置する第３の部位を有する前記第２のトレンチ内に絶縁層を形成する工程と、前記第２のトレンチ内の前記絶縁層の前記第１及び第２の部位の間に間隙が設けられることと、
    前記第２のトレンチ内に導電層を形成する工程とを備え、前記第２のトレンチ内に第３の導電プレートを形成するべく、前記第２の導電層は前記間隙内に設けられるとともに、前記第２のトレンチ内の前記絶縁層の前記第１、第２及び第３の部位に近接して設けられる請求項１２に記載の方法。
  14. 前記トレンチ及び前記第２のトレンチ内に前記対応する絶縁層を形成する前記工程は同時に実施され、前記トレンチ及び前記第２のトレンチ内に前記対応する導電層を形成する前記工程は同時に実施される請求項１３に記載の方法。
  15. 前記第１の幅は約２〜４ミクロンであり、前記第２の幅は約１〜２ミクロンであり、前記第２の深さは約６〜１２ミクロである請求項１４に記載の方法。
  16. 第１及び第２の対向内壁並びに底面を有する分離トレンチが形成された半導体基板と、
    前記分離トレンチの前記対向側壁上にそれぞれ形成された第１及び第２の導電プレートと、前記第１及び第２の導電プレート間には間隙が設けられていることと、
    前記分離トレンチの互いに対向する側において前記半導体基板内に設けられた第１及び第２の半導体デバイスとを備えるマイクロエレクトロニクスアセンブリ。
  17. 前記半導体基板は第１型ドーパントを有し、第２型ドーパントを有する埋め込み層を更に備え、前記埋め込み層は前記半導体基板の上面から第１の深さにおいて少なくとも１つの半導体デバイスの下に設けられ、前記トレンチは前記埋め込み層に近接するとともに、前記第１の深さよりも深い第２の深さを有する請求項１６に記載のマイクロエレクトロニクスアセンブリ。
  18. 前記トレンチ内に絶縁層を更に備え、前記絶縁層は前記トレンチの前記第１及び第２の対向側壁上に第１及び第２の部位を有し、前記導電層の前記第１の部位は前記トレンチの前記第１の内壁と前記第１の導電プレートとの間に位置し、前記第２の部位は前記トレンチの前記第２の内壁と前記第２の導電プレートとの間に位置している請求項１７に記載のマイクロエレクトロニクスアセンブリ。
  19. 前記トレンチは約２〜４ミクロンの幅を有し、前記第２の深さは約６〜１２ミクロンであり、前記絶縁層は約０．５〜１ミクロンの厚みを有する請求項１８に記載のマイクロエレクトロニクスアセンブリ。
  20. 第１及び第２の導電プレートは少なくとも多結晶シリコン及び金属の何れか１つを含み、前記絶縁層は少なくとも酸化物及び窒化物のいずれか１つを含む請求項１９に記載のマイクロエレクトロニクスアセンブリ。
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