CN116435342A - 半导体结构及其制造方法 - Google Patents

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CN116435342A CN202310397990.6A CN202310397990A CN116435342A CN 116435342 A CN116435342 A CN 116435342A CN 202310397990 A CN202310397990 A CN 202310397990A CN 116435342 A CN116435342 A CN 116435342A
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Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制造方法，半导体结构包括：基底，包括依次层叠的衬底、第一半导体层和第二半导体层，第一半导体层的晶格常数大于第二半导体层的晶格常数；位于NMOS区的第一栅极和位于PMOS区的第二栅极；第一源漏掺杂区位于第一栅极两侧的第二半导体层内；第二源漏掺杂区位于第二栅极两侧的第一半导体层内；相连通的第一开口和第二开口，第一开口位于第一源漏掺杂区，第二开口位于第一源漏掺杂区正下方；第三开口位于第二源漏掺杂区正上方；第一电连接部，填充满第一开口且与第一源漏掺杂区电接触；第二电连接部，至少位于第三开口内且与第二源漏掺杂区电接触。本公开实施例至少可以减小漏电流。

Description

半导体结构及其制造方法
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。
背景技术
随着半导体结构的器件特征尺寸发展进入深纳米级别，一些物理问题逐渐凸出，例如：半导体结构的性能降低，量子效应影响、薄栅氧化层的可靠性以及迁移率退化等。为解决这些问题，人们改进工艺提出应变Si/SiGe技术。应变Si/SiGe技术能够使载流子迁移率提高，进而使得器件性能得到提升。
然而，这样的结构也致使栅致漏极泄漏效应(GIDL，gate-induced drainleakage)和栅极直接隧穿(GDT，gate direct tunneling)这两种漏电机制加重，从而产生超出期望的静态漏电。其中，栅致漏极泄漏效应包括两种遂穿物理机制：横向带带遂穿(transverse band-to-band tunneling，T-BTBT)和纵向带带遂穿(longitude band-to-band tunneling，L-BTBT)。
发明内容
本公开实施例提供一种半导体结构及其制造方法，至少有利于在增加NMOS器件和PMOS器件的沟道载流子迁移率的同时，减小NMOS器件以及PMOS器件的漏电流。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，所述基底包括依次层叠的衬底、第一半导体层以及第二半导体层，所述第一半导体层的材料的晶格常数大于所述第二半导体层的材料的晶格常数，所述基底包括NMOS区以及PMOS区；第一栅极和第二栅极，所述第一栅极位于所述基底的所述NMOS区上，所述第二栅极位于所述基底的所述PMOS区上；第一源漏掺杂区，位于所述第一栅极两侧的所述第二半导体层内；第二源漏掺杂区，位于所述第二栅极两侧的所述第一半导体层内；相连通的第一开口和第二开口，所述第一开口位于所述第一源漏掺杂区内且沿第一方向贯穿所述第一源漏掺杂区，所述第二开口位于所述第一源漏掺杂区正下方且沿所述第一方向以及第二方向贯穿所述第一半导体层，其中，所述第一方向为垂直于所述衬底表面的方向，所述第二方向为平行于所述衬底表面的方向；第三开口，位于所述第二源漏掺杂区正上方且沿所述第一方向以及所述第二方向贯穿所述第二半导体层；第一电连接部，填充满所述第一开口且与所述第一源漏掺杂区电接触；第二电连接部，至少位于所述第三开口内且与所述第二源漏掺杂区电接触。
在一些实施例中，第一介质层，位于所述第二开口内，且电隔离所述衬底与所述第一电连接部；第二介质层，位于所述第三开口内，且电隔离所述第二半导体层与所述第二电连接部。
在一些实施例中，还包括：第四开口，所述第四开口与所述第三开口相连通，所述第四开口位于所述第二源漏掺杂区内且沿所述第一方向贯穿所述第二源漏掺杂区，且在平行于所述衬底表面的剖面方向上，所述第四开口的剖面面积小于所述第三开口的剖面面积；所述第二电连接部还位于至少部分所述第四开口内，且覆盖至少部分所述第一半导体层朝向所述第四开口的侧壁。
在一些实施例中，所述第一半导体层的材料包括锗化硅；所述第二半导体层的材料包括硅。
在一些实施例中，位于所述NMOS区的所述第一半导体层邻近所述第二半导体层的区域中锗离子的浓度为第一浓度，位于所述NMOS区的所述第一半导体层邻近所述衬底的区域中锗离子的浓度为第二浓度，所述第一浓度大于所述第二浓度
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：形成基底，所述基底包括依次层叠的衬底、第一半导体层以及第二半导体层，所述第一半导体层的材料的晶格常数大于所述第二半导体层的材料的晶格常数，所述基底包括NMOS区以及PMOS区；形成第一栅极以及第二栅极，所述第一栅极位于所述基底的所述NMOS区上，所述第二栅极位于所述基底的所述PMOS区上；形成第一源漏掺杂区和第二源漏掺杂区，所述第一源漏掺杂区位于所述第一栅极两侧的所述第二半导体层内，所述第二源漏掺杂区位于所述第二栅极两侧的所述第一半导体层内；形成相连通的第一开口和第二开口，所述第一开口位于所述第一源漏掺杂区内且沿第一方向贯穿所述第一源漏掺杂区，所述第二开口位于所述第一源漏掺杂区正下方且沿所述第一方向以及第二方向贯穿所述第一半导体层，其中，所述第一方向为垂直于所述衬底表面的方向，所述第二方向为平行于所述衬底表面的方向；形成第三开口，位于所述第二源漏掺杂区正上方且沿所述第一方向以及所述第二方向贯穿所述第二半导体层；形成第一电连接部和第二电连接部，所述第一电连接部填充满所述第一开口且与所述第一源漏掺杂区电接触，所述第二电连接部至少位于所述第三开口内且与所述第二源漏掺杂区电接触。
在一些实施例中，形成所述基底的步骤包括：提供依次层叠的衬底、第一初始半导体层以及掩膜层，所述掩膜层仅覆盖所述PMOS区的所述第一初始半导体层表面；对位于所述NMOS区的所述第一初始半导体层进行氧化处理，以形成氧化层；去除所述掩膜层以及所述氧化层。
在一些实施例中，形成所述第一开口以及所述第二开口的步骤包括：进行第一干法刻蚀，至少去除部分所述第一半导体层以及部分所述第二半导体层，形成所述第一开口以及位于所述第一开口正下方的第二初始开口；进行第一湿法刻蚀，对所述第二初始开口露出的所述第一半导体层进行刻蚀，以形成所述第二开口。
在一些实施例中，形成所述第三开口的步骤包括：进行第二干法刻蚀，所述第二干法刻蚀至少去除部分所述第二半导体层，形成第三初始开口，所述第三初始开口位于所述第二源漏掺杂区正上方的所述第二半导体层内；进行第二湿法刻蚀，对所述第三初始开口露出的所述第二半导体层进行刻蚀，以形成所述第三开口。
在一些实施例中，所述形成第三开口后，还包括：向所述第一开口和所述第二开口中填充第一初始介质层；向所述第三开口中填充第二初始介质层；刻蚀去除位于所述第一开口内的所述第一初始介质层以及位于所述第二开口和所述第三开口内的部分所述第二初始介质层，刻蚀后的所述第一初始介质层为第一介质层，刻蚀后的所述第二初始介质层为第二介质层。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的半导体结构的技术方案中，基底包括依次层叠的衬底、第一半导体层以及第二半导体层，第一半导体层的晶格常数大于第二半导体层的晶格常数，基底包括NMOS区和PMOS区；位于NMOS区上的第一栅极以及位于PMOS区上的第二栅极；第一源漏掺杂区，位于第一栅极两侧的第二半导体层内；第二源漏掺杂区，位于第二栅极两侧的第一半导体层内；相连通的第一开口和第二开口，第一开口位于第一源漏掺杂区内且贯穿第一源漏掺杂区，第二开口位于第一源漏掺杂区正下方且贯穿第一半导体层；第三开口，位于第二源漏掺杂区上方且贯穿第二半导体层；第一电连接部，填充满第一开口且与第一源漏掺杂区电接触；第二电连接部，至少位于第三开口内且与第二源漏掺杂区电接触。在相关技术中，半导体结构中包括基底、第一源漏掺杂区、第二源漏掺杂区以及第一电连接部和第二电连接部，而并不具有第一开口、第二开口以及第三开口。本公开实施例提供的半导体结构中，位于NMOS区源漏区域内的第一半导体层中具有第二开口，第二开口贯穿第一半导体层，位于PMOS区源漏区域内的第二半导体层具有第三开口，第三开口贯穿第二半导体层。这种结构能够在增加NMOS器件和PMOS器件的沟道载流子迁移率的同时，还减小NMOS器件以及PMOS器件的减小半导体结构中的漏电流。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的半导体结构的俯视结构示意图；
图2为本公开一实施例提供的半导体结构的结构示意图；
图3为本公开另一实施例提供的半导体结构的结构示意图；
图4为本公开另一实施例提供的半导体结构的结构示意图；
图5为本公开另一实施例提供的半导体结构的结构示意图；
图6为本公开另一实施例提供的半导体结构的结构示意图；
图7为本公开另一实施例提供的半导体结构的结构示意图；
图8为本公开另一实施例提供的半导体结构的结构示意图；
图9-图18为本公开实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前的半导体结构存在漏电流较高的问题。
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1为本公开一实施例提供的半导体结构的俯视结构示意图，图2为图1中沿切割线AA1方向切割的剖面结构示意图。
参考图1及图2，半导体结构包括：基底100，基底100包括依次层叠的衬底101、第一半导体层102以及第二半导体层103，第一半导体层102的材料的晶格常数大于第二半导体层103的材料的晶格常数，基底100包括NMOS区以及PMOS区；第一栅极111和第二栅极112，第一栅极111位于基底100的NMOS区上，第二栅极112位于基底100的PMOS区上；第一源漏掺杂区131，位于第一栅极111两侧的第二半导体层103内；第二源漏掺杂区132，位于第二栅极112两侧的第一半导体层102内；相连通的第一开口141和第二开口142，第一开口141位于第一源漏掺杂区131内且沿第一方向X贯穿第一源漏掺杂区131，第二开口142位于第一源漏掺杂区131正下方且沿第一方向X以及第二方向Y贯穿第一半导体层102，其中，第一方向X为垂直于衬底101表面的方向，第二方向Y为平行于衬底101表面的方向；第三开口143，位于第二源漏掺杂区132正上方且沿第一方向X以及第二方向Y贯穿第二半导体层103；第一电连接部150，填充满第一开口141且与第一源漏掺杂区131电接触；第二电连接部160，至少位于第三开口143内且与第二源漏掺杂区132电接触。
其中，NMOS区以及NMOS区正上方的膜层用于构成NMOS器件，PMOS以及PMOS区正上方的膜层用于构成PMOS器件。
在一些实施例中，基底100可以包括用于隔离NMOS区和PMOS区的隔离结构104。其中，衬底101的材料可以包括单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在一个具体例子中，衬底101的材料可以为单晶硅(Si)。隔离结构104使用绝缘材料，隔离结构104的材料可以包括氧化硅。隔离结构104中可以包括一层或多层，多层隔离结构可以增加隔离效果。
第一半导体层102的材料的晶格常数大于第二半导体层103的材料的晶格常数。由于第二半导体层103的材料的晶格常数比第一半导体层102的材料的晶格常数大，第二半导体层103材料的晶格将产生畸变，形成的第二半导体层103将具有张应力。
在一些实施例中，第一半导体层102的材料可以包括锗化硅；第二半导体层103的材料可以包括硅。由于硅和锗晶格不匹配，当大尺寸锗原子掺入硅晶体中时，晶格的间距被拉大，因此，锗化硅的晶格常数大于硅的晶格常数。而材料为硅的第二半导体层103在材料为锗化硅的第一半导体层102的表面上，这使得材料为硅的第一半导体层102中硅晶格将产生畸变，形成具有张应变的薄层单晶硅。由此能够制造出应变Si/SiGe结构，能够在NMOS区以及PMOS区的沟道中形成量子阱，PMOS区的第一半导体层102的空穴迁移率显著提高，使得PMOS区载流子迁移率提高，NMOS区第二半导体层103中电子的迁移率显著提高，使得NMOS区载流子迁移率提高，从而使得半导体结构中载流子迁移率提高，进而使得器件性能得到提升。
在一些实施例中，第一半导体层102的厚度可以为2nm-4nm。例如，第一半导体层102的厚度可以为2nm、3nm、4nm等。第二半导体层103的厚度可以为4nm-10nm。例如，第二半导体层103的厚度可以为4nm、5nm、6nm、8nm、10nm等。
在一些实施例中，位于NMOS区的第一半导体层102邻近第二半导体层103的区域中锗离子的浓度为第一浓度，位于NMOS区的第一半导体层102邻近衬底101的区域中锗离子的浓度为第二浓度，第一浓度可以大于第二浓度。第一浓度与第二浓度均指在锗化硅中锗的原子总数在总原子数中的比例。在第一半导体层102中锗的浓度越高，第二半导体层103就会产生越强的应力。因此，位于NMOS区的第一半导体层102中临近第二半导体层103的区域中锗离子的浓度大于临近衬底101区域中锗离子的浓度时，第二半导体层103能够具有更强的应力，从而提高半导体结构的性能与稳定性。
在一些实施例中，第一半导体层102中的锗离子的平均浓度可以为10％-85％。例如，第一半导体层102中锗离子的平均浓度可以为10％、20％、30％、40％、50％、60％、70％、80％、85％等。第一半导体层102中锗离子的平均浓度为第一半导体层102中锗离子总数占第一半导体层102内总原子数的比例。第一半导体层102中锗离子的平均浓度为10％-85％时，可以使得第一半导体层102与第二半导体层103的组合结构对半导体结构性能的提升效果更佳。
在一些实施例中，第一栅极111与第二栅极112的底部具有栅氧化层210，栅氧化层210位于基底100的表面上，栅氧化层210的材料可以包括氧化硅、氧化铝等。
在一些实施例中，在第一栅极111与第二栅极112中，栅氧化层210远离基底100的表面上具有栅极导电层310，栅极导电层310的材料可以包括多晶硅或导电金属材料。在栅极导电层310远离基底100的表面上具有栅极盖层410，栅极盖层410的材料可以包括氮化硅。
在一些实施例中，在第一栅极111和第二栅极112中，栅氧化层210、栅极导电层310以及栅极盖层410的两侧表面可以具有侧墙结构。侧墙结构可以包括第一侧墙510以及第二侧墙610。其中，第一侧墙510覆盖栅氧化层210、栅极导电层310以及栅极盖层410的两侧表面，第一侧墙510的材料可以包括氧化硅，第二侧墙610覆盖第一侧墙510的侧表面，第二侧墙610的材料可以包括氮化硅。
另外，半导体结构中还可以包括：第三电连接部170，第三电连接部170可以嵌入到第一栅极111与第二栅极112中，并且第三电连接部170与栅极导电层310电接触。第三电连接部170的材料可以包括导电材料，例如，第三电连接部170的材料可以为铜。
位于NMOS区的第一源漏掺杂区131中需要进行N型掺杂，可以在第一源漏掺杂区131中注入N型离子，如磷离子等。位于PMOS区的第二源漏掺杂区132中需要进行P型掺杂，可以在第二源漏掺杂区132中注入P型离子，如硼离子、铝离子等。
在一些实施例中，对于NMOS区的源漏掺杂，用于进行源漏掺杂的掺杂离子除位于第一栅极111两侧的第二半导体层103内外，还可以位于第一栅极111两侧的第一半导体层102内以及靠近第一半导体层102的部分衬底101内。
在一些实施例中，对于PMOS区的源漏掺杂，用于进行源漏掺杂的掺杂离子除位于第二栅极112两侧的第一半导体层102内外，还可以位于第二栅极112两侧的第二半导体层103内，和/或，掺杂离子还可以位于第二栅极112两侧靠近第一半导体层102的部分衬底101内。
对于NMOS区，第一开口141位于第一源漏掺杂区131内，且在沿平行于基底100表面的方向上，第一开口141的宽度小于第二开口142的宽度，第一开口141用于在填充第一电连接部150，使得第一源漏掺杂区131可以与半导体结构外的其他器件电连接。第二开口142位于第一源漏掺杂区131正下方，且在沿平行于基底100表面的方向上，第二开口142的宽度大于第一开口141的宽度，第二开口142能够减小半导体结构中NMOS区内的漏电流，从而减小半导体结构的漏电流。
在一些实施例中，在沿衬底101指向第二半导体层103的方向上，第二开口142在平行于衬底101表面的剖面方向上的剖面面积可以逐渐增大。也就是说，第二开口142的剖面形状可以为碗状。这是由湿法刻蚀工艺的特性决定的。在沿衬底101指向第二半导体层103的方向上，第二开口142在平行于衬底101表面的剖面方向上的剖面面积逐渐增大时，位于第一栅极111两侧的剩余第一半导体层102中也可以具有掺杂离子，能够提高半导体结构中沟道的厚度，从而提高半导体结构的性能。
图3是本公开另一实施例提供的一种半导体结构的结构示意图。参考图3，在另一些实施例中，在沿衬底101指向第二半导体层103的方向上，第二开口142在平行于衬底101表面的剖面方向上的剖面面积可以保持一致。也就是说，第二开口142的剖面形状可以为方形。如此，位于第一栅极111两侧的第一半导体层102被去除得较为完全，能够进一步提高第二开口142对减小半导体结构中NMOS区内漏电流的效果，从而进一步减小半导体结构的漏电流。
图4是本公开另一实施例提供的一种半导体结构的结构示意图。参考图4，为使得第二开口142能够在第一方向X上贯穿第一半导体层102，可以进行一定的过刻蚀。即靠近第一半导体层102的部分衬底101也可以被去除形成第二开口142，第二开口142的底面可以低于第一半导体层102与衬底101的接触表面。并且，根据上述内容可知，位于NMOS区的衬底101中靠近第一半导体层102的区域过刻蚀产生的第二开口142的剖面形状可以为碗状或方形。
参考图3至图4，在沿衬底101指向第二半导体层103的方向上，第三开口143在平行于衬底101表面的剖面方向上的剖面面积也可以逐渐增大或保持一致。也就是说，第三开口143的剖面形状也可以为碗状或方形。在沿衬底101指向第二半导体层103的方向上，第三开口143在平行于衬底101表面的剖面方向上的剖面面积逐渐增大时，位于第二栅极112两侧的剩余第二半导体层103中也可以具有掺杂离子，能够提高半导体结构中沟道的厚度，从而提高半导体结构的性能。在沿衬底101指向第二半导体层103的方向上，第三开口143在平行于衬底101表面的剖面方向上的剖面面积保持一致时，位于第二栅极112两侧的第二半导体层103被去除得较为完全，能够进一步提高第三开口143对减小半导体结构中PMOS区内漏电流的效果，从而进一步减小半导体结构的漏电流。
图5是本公开另一实施例提供的一种半导体结构的结构示意图。参考图5，在一些实施例中，还可以包括：第四开口144，第四开口144与第三开口143相连通，第四开口144可以位于第二源漏掺杂区132内且沿第一方向X贯穿第二源漏掺杂区132，且在平行于衬底101表面的剖面方向上，第四开口144的剖面面积可以小于第三开口143的剖面面积；第二电连接部160还可以位于至少部分第四开口144内，且覆盖至少部分第一半导体层102朝向第四开口144的侧壁。第四开口144用于在后续步骤中填充电连接部。形成第四开口144并形成延伸至第四开口144内的电连接部能够增加第二电连接部160与基底100的接触面积，从而减小半导体结构中的接触电阻，进一步提高半导体结构的性能。
另外，由于湿法刻蚀工艺具有各项同性刻蚀的特性，为使得第四开口144能够在第一方向X上贯穿第一半导体层102，可以进行一定的过刻蚀。即靠近第一半导体层102的部分衬底101也可以被去除形成第四开口144，第四开口144的底面可以低于第一半导体层102与衬底101的接触表面。并且，根据上述内容可知，位于PMOS区的衬底101中靠近第一半导体层102的区域过刻蚀产生的第四开口144的剖面形状可以为碗状或方形。
第一电连接部150位于NMOS区内。第一电连接部150填充第一开口141，并且，第一电连接部150还可以填充部分第二开口142，第一电连接部150与衬底101表面不直接接触。第一电连接部150用于将第一源漏掺杂区131与其他器件进行电连接。
图6为本公开另一实施例提供的半导体结构的结构示意图。参考图6，在一些实施例中，第一电连接部150中可以具有依次层叠的第一掺杂层151、第一接触层152以及第一导电层153。其中，第一掺杂层151的材料可以为半导体材料，第一掺杂层151的材料可以包括多晶硅或锗化硅，并且，第一掺杂层151中具有掺杂离子，掺杂离子可以为N型掺杂离子，例如，掺杂离子可以为As、P等，掺杂的浓度可以为1015-1016cm2。能够降低半导体结构的电阻，从而提高半导体结构的性能。第一接触层152以及第一导电层153的材料可以为导电材料，其中，第一接触层152作为第一掺杂层151与第一导电层153之间的接触结构，调节第一电连接部150各膜层结构之间的接触性能，第一导电层153起到导电作用，第一导电层153的材料可以包括铜。
第二电连接部160位于PMOS区内。第二电连接部160至少位于第三开口143内，并且，第二电连接部160还可以填充部分第四开口144，第二电连接部160与衬底101表面不直接接触。第二电连接部160用于将第二源漏掺杂区132与其他器件进行电连接。
继续参考图6，在一些实施例中，第二电连接部160中可以具有依次层叠的第二掺杂层161、第二接触层162以及第二导电层163。其中，第二掺杂层161的材料可以为半导体材料，第二掺杂层161的材料可以包括多晶硅或锗化硅，并且，第二掺杂层161中具有掺杂离子，掺杂离子可以为P型掺杂离子，例如，掺杂离子可以为B等，掺杂的浓度可以为1015-1016cm2。能够降低半导体结构的电阻，从而提高半导体结构的性能。第二接触层162以及第二导电层163的材料可以为导电材料，其中，第二接触层162作为第二掺杂层161与第二导电层163之间的接触结构，调节第二电连接部160各膜层结构之间的接触性能，第二导电层163起到导电作用，第二导电层163的材料可以包括铜。
图7为本公开另一实施例提供的半导体结构的结构示意图。参考图7，在一些实施例中，还可以包括：第一介质层181，位于第二开口142内，且电隔离衬底101与第一电连接部150；第二介质层182，位于第三开口143内，且电隔离第二半导体层103与第二电连接部160。第一介质层181填充第二开口142中除第一电连接部150以外的区域，第二介质层182填充第三开口143中除第二电连接部160以外的区域。另外，若PMOS区中具有第四开口144，则第二介质层182还可以填充第四开口144中除第二电连接部160以外的区域。第一介质层181与第二介质层182能够隔离电连接部与衬底101，使得半导体结构工作的稳定性得到提升。
在一些实施例中，第一介质层181还可以延伸至部分厚度的衬底101内；和/或，第二介质层182还可以延伸至部分厚度的衬底101内。若第二开口142的底面延伸至衬底101内部，第一介质层181填充第二开口142，则第一介质层181也可以延伸至部分厚度的衬底101内。若第四开口144的底面延伸至衬底101内，第二介质层182填充第四开口144，则第二介质层182也可以延伸至衬底内。这能够确保第二开口142在第一方向X上贯穿第一半导体层102，第四开口144在第一方向X上贯穿第一半导体层102，确保第二开口142以及第四开口144可以更好地减小漏电流。并且第一介质层181以及第二介质层182能够进一步提升电隔离效果。
参考图8，在一些实施例中，第一电连接部150底面与衬底101之间可以具有第一空隙；和/或，第二电连接部160底面与衬底101之间可以具有第二间隙。第一空隙与第二空隙中并无膜层结构，第一空隙与第二空隙内为空气。第一空隙可以与第一介质层181共同隔离第一电连接部150与衬底101，第二空隙可以为第二介质层182共同隔离第二电连接部160与衬底101。这种复合的结构的隔离效果更佳，能够提升第一电连接部150、第二电连接部160与衬底101之间的隔离效果，从而进一步提高半导体结构在工作中的稳定性。
在一些实施例中，半导体结构中还可以包括填充层120以及盖层190，填充层120可以填充基底100表面上方以及第一栅极111、第二栅极112、第一电连接部150和第二电连接部160周围的全部区域。填充层120的顶面可以与栅极结构的顶面齐平。填充层120的材料可以包括氧化硅。盖层190可以位于填充层120的顶面以及第一栅极111与第二栅极112的顶面，并且第一电连接部150、第二电连接部160和第三电连接部170均在第一方向X上贯穿盖层190。盖层190的材料可以包括氮化硅。填充层120与盖层190能够使得半导体结构的机械强度得到提高，提高半导体结构的稳定性。
本公开实施例提供的半导体结构中，包括：基底，基底包括依次层叠的衬底、第一半导体层以及第二半导体层，第一半导体层的晶格常数大于第二半导体层的晶格常数，基底包括NMOS区和PMOS区；位于NMOS区上的第一栅极以及位于PMOS区上的第二栅极；第一源漏掺杂区，位于第一栅极两侧的第二半导体层内；第二源漏掺杂区，位于第二栅极两侧的第一半导体层内；相连通的第一开口和第二开口，第一开口位于第一源漏掺杂区内且贯穿第一源漏掺杂区，第二开口位于第一源漏掺杂区正下方且贯穿第一半导体层；第三开口，位于第二源漏掺杂区上方且贯穿第二半导体层；第一电连接部，填充满第一开口且与第一源漏掺杂区电接触；第二电连接部，至少位于第三开口内且与第二源漏掺杂区电接触。能够在增加NMOS器件和PMOS器件的沟道载流子迁移率的同时，减小NMOS器件以及PMOS器件的减小半导体结构中的漏电流。
相应的，本公开另一实施例还提供一种半导体结构的制造方法，可以用于形成上述半导体结构。以下将结合附图对本公开另一实施例提供的半导体结构进行详细说明，与前一实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
参考图9至图10，形成基底100，基底100包括依次层叠的衬底101、第一半导体层102以及第二半导体层103，第一半导体层102的材料的晶格常数大于第二半导体层103的材料的晶格常数，基底100包括NMOS区以及PMOS区。
在一些实施例中，形成基底100的步骤可以包括：参考图9，提供依次层叠的衬底101、第一初始半导体层1020以及掩膜层200，掩膜层200仅覆盖PMOS区的第一初始半导体层1020表面，其中，第一初始半导体层1020的材料可以为锗硅；对位于NMOS区的第一初始半导体层1020进行氧化处理，以形成氧化层(图中未示出)；参考图10，去除掩膜层200以及氧化层。其中，对于NMOS区的第一初始半导体层1020远离衬底的表面进行热氧化处理能够使得位于NMOS区的第一半导体层102远离衬底101区域的锗离子的浓度大于靠近衬底101区域的锗离子的浓度。另外，热氧化处理会使得位于NMOS区远离衬底101的表面上形成一层1-3nm厚的氧化层，后续步骤可以同时去除位于NMOS区表面的氧化层以及位于PMOS区表面的掩膜层200。NMOS区的第一半导体层102远离衬底101区域的锗离子的浓度大于靠近衬底101区域的锗离子的浓度能够提高第二半导体层103的应力，从而提高半导体结构的性能。
继续参考图10，在进行了以上热氧化处理后，还可以在第一半导体层102上沉积第二半导体层103，第二半导体层103的材料可以为硅。还可以在基底100中形成隔离结构104，隔离结构104可以为浅沟槽隔离(Shallow Trench Isolation，STI)结构。
参考图11，形成第一栅极111以及第二栅极112，第一栅极111位于基底100的NMOS区上，第二栅极112位于基底100的PMOS区上。
继续参考图11，形成第一源漏掺杂区131和第二源漏掺杂区132，第一源漏掺杂区131位于第一栅极111两侧的第二半导体层103内，第二源漏掺杂区132位于第二栅极112两侧的第一半导体层102内。
参考图12，形成填充层120和盖层190，填充层120可以填充基底100表面上方以及第一栅极111、第二栅极112周围的全部区域。填充层120的材料可以包括氧化硅。盖层190可以位于填充层120的顶面以及第一栅极111与第二栅极112的顶面，盖层190的材料可以包括氮化硅。
参考图13至图14，形成相连通的第一开口141和第二开口142，第一开口141位于第一源漏掺杂区131内且沿第一方向X贯穿第一源漏掺杂区131，第二开口142位于第一源漏掺杂区131正下方且沿第一方向X以及第二方向Y贯穿第一半导体层102，其中，第一方向X为垂直于衬底101表面的方向，第二方向Y为平行于衬底101表面的方向。
在一些实施例中，形成第一开口141以及第二开口142的步骤可以包括：参考图13，进行第一干法刻蚀，至少去除部分第一半导体层102以及部分第二半导体层103，形成第一开口141以及位于第一开口141正下方的第二初始开口1420；参考图14，进行第一湿法刻蚀，对第二初始开口1420露出的第一半导体层102进行刻蚀，以形成第二开口142。干法刻蚀步骤能够在沿第一方向X上，逐渐向下刻蚀盖层190、填充层120、第二半导体层103以及第一半导体层102，干法刻蚀工艺刻蚀出的开口的宽度可以保持一致。湿法刻蚀步骤由于具有各向同性刻蚀性质，能够较为有效地在平行于衬底表面的方向上拓宽第二初始开口1420的宽度得到第二开口142，使得第二开口142在第一方向X和第二方向Y上均贯穿第一半导体层102，从而降低半导体结构中的漏电流。
参考图15至图16，形成第三开口143，位于第二源漏掺杂区132正上方且沿第一方向X以及第二方向Y贯穿第二半导体层103。
在一些实施例中，形成第三开口143的步骤可以包括：参考图15，进行第二干法刻蚀，第二干法刻蚀至少去除部分第二半导体层103，形成第三初始开口1430，第三初始开口1430位于第二源漏掺杂区132正上方的第二半导体层103内；参考图16，进行第二湿法刻蚀，对第三初始开口1430露出的第二半导体层103进行刻蚀，以形成第三开口143。干法刻蚀步骤能够在沿第一方向X上，逐渐向下刻蚀半导体结构中的多个膜层结构，干法刻蚀工艺刻蚀出的开口的宽度可以保持一致。湿法刻蚀步骤由于具有各向同性刻蚀性质，能够较为有效地在平行于衬底101表面的方向上拓宽第三初始开口1430的宽度得到第三开口143，使得第三开口143在第一方向X和第二方向Y上均贯穿第二半导体层103，从而降低半导体结构中的漏电流。
继续参考图16，形成第三开口143后，还可以形成第四开口144，第四开口144与第三开口143相连通，第四开口144可以位于第二源漏掺杂区132内且沿第一方向X贯穿第二源漏掺杂区132，且在平行于衬底101表面的剖面方向上，第四开口144的剖面面积可以小于第三开口143的剖面面积。
另外，还可以刻蚀形成用于形成第三电连接部170的开口。
参考图17，在一些实施例中，形成第三开口143后，还可以包括：向第一开口141和第二开口142中填充第一初始介质层1810；向第三开口143中填充第二初始介质层1820；参考图18，刻蚀去除位于第一开口141内的第一初始介质层1810以及位于第二开口142和第三开口143内的部分第二初始介质层1820，刻蚀后的第一初始介质层1810为第一介质层181，刻蚀后的第二初始介质层1820为第二介质层182。形成的第一介质层181与第二介质层182能够隔离电连接部与衬底101，使得半导体结构工作的稳定性得到提升。第一初始介质层1810与第二初始介质层1820中被刻蚀去除的部分可以在后续步骤中填充第一电连接部150以及第二电连接部160。
另外，在一些实施例中，也可以在形成第一开口141与第二开口142后，形成第三开口143前，向第一开口141和第二开口142中填充第一初始介质层1810，并刻蚀去除位于第一开口141内的第一初始介质层1810以及位于第二开口142内的部分的第一初始介质层1810形成第一介质层181。在形成第三开口143后向第三开口143中填充第二初始介质层1820，并刻蚀去除位于第三开口143内的部分第二初始介质层1820形成第二介质层182。
继续参考图18，形成第一电连接部150和第二电连接部160，第一电连接部150填充满第一开口141且与第一源漏掺杂区131电接触，第二电连接部160至少位于第三开口143内且与第二源漏掺杂区132电接触。
在一些实施例中，第一电连接部150中可以具有依次层叠的第一掺杂层151、第一接触层152以及第一导电层153。其中，第一掺杂层151的材料可以为半导体材料，第一掺杂层151的材料可以包括多晶硅或锗化硅，并且，第一掺杂层151中具有掺杂离子，掺杂离子可以为N型掺杂离子，例如，掺杂离子可以为As、P等。第一接触层152以及第一导电层153的材料可以为导电材料。
在一些实施例中，第二电连接部160中可以具有依次层叠的第二掺杂层161、第二接触层162以及第二导电层163。其中，第二掺杂层161的材料可以为半导体材料，第二掺杂层161的材料可以包括多晶硅或锗化硅，并且，第二掺杂层161中具有掺杂离子，掺杂离子可以为P型掺杂离子，例如，掺杂离子可以为B等。第二接触层162以及第二导电层163的材料可以为导电材料。
当第一掺杂层151以及第二掺杂层161的材料为多晶硅时，形成第一掺杂层151以及第二掺杂层161的步骤可以包括先形成填充满第一半导体层102、第二半导体层103、填充层120以及盖层190之间空隙的初始多晶硅层，再刻蚀去除部分初始多晶硅层得到多晶硅层，多晶硅层填充满第一开口141、第三开口143以及至少部分第二开口142和第四开口144。再对多晶硅层进行掺杂形成第一掺杂层151以及第二掺杂层161。
当第一掺杂层151以及第二掺杂层161的材料为锗化硅时，形成第一掺杂层151以及第二掺杂层161的步骤可以包括先形成锗化硅层，锗化硅层填充满第一开口141、第三开口143以及至少部分第二开口142和第四开口144。再对锗化硅层进行掺杂形成第一掺杂层151以及第二掺杂层161。
本公开实施例提供的半导体结构的制造方法中，形成基底，基底包括第一层叠的衬底、第一半导体层以及第二半导体层，第一半导体层的晶格常数大于第二半导体层的晶格常数；形成第一源漏掺杂区以及第二源漏掺杂区，第一源漏掺杂区位于基底的NMOS区内，第二源漏掺杂区位于基底的PMOS区内，形成相连通的第一开口和第二开口，第一开口位于第一源漏掺杂区内且贯穿第一源漏掺杂区，第二开口位于第一源漏掺杂区正下方且贯穿第一半导体层；形成第三开口，位于第二源漏掺杂区正上方且贯穿第二半导体层；形成第一电连接部和第二电连接部，第一电连接部填充满第一开口且与第一源漏掺杂区电接触，第二电连接部至少位于第三开口内且与第二源漏掺杂区电接触。能够在增加NMOS器件和PMOS器件的沟道载流子迁移率的同时，减小NMOS器件以及PMOS器件的减小半导体结构中的漏电流。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括依次层叠的衬底、第一半导体层以及第二半导体层，所述第一半导体层的材料的晶格常数大于所述第二半导体层的材料的晶格常数，所述基底包括NMOS区以及PMOS区；
第一栅极和第二栅极，所述第一栅极位于所述基底的所述NMOS区上，所述第二栅极位于所述基底的所述PMOS区上；
第一源漏掺杂区，位于所述第一栅极两侧的所述第二半导体层内；
第二源漏掺杂区，位于所述第二栅极两侧的所述第一半导体层内；
相连通的第一开口和第二开口，所述第一开口位于所述第一源漏掺杂区内且沿第一方向贯穿所述第一源漏掺杂区，所述第二开口位于所述第一源漏掺杂区正下方且沿所述第一方向以及第二方向贯穿所述第一半导体层，其中，所述第一方向为垂直于所述衬底表面的方向，所述第二方向为平行于所述衬底表面的方向；
第三开口，位于所述第二源漏掺杂区正上方且沿所述第一方向以及所述第二方向贯穿所述第二半导体层；
第一电连接部，填充满所述第一开口且与所述第一源漏掺杂区电接触；
第二电连接部，至少位于所述第三开口内且与所述第二源漏掺杂区电接触。
2.如权利要求1所述的半导体结构，其特征在于，还包括：
第一介质层，位于所述第二开口内，且电隔离所述衬底与所述第一电连接部；
第二介质层，位于所述第三开口内，且电隔离所述第二半导体层与所述第二电连接部。
3.如权利要求1所述的半导体结构，其特征在于，还包括：
第四开口，所述第四开口与所述第三开口相连通，所述第四开口位于所述第二源漏掺杂区内且沿所述第一方向贯穿所述第二源漏掺杂区，且在平行于所述衬底表面的剖面方向上，所述第四开口的剖面面积小于所述第三开口的剖面面积；
所述第二电连接部还位于至少部分所述第四开口内，且覆盖至少部分所述第一半导体层朝向所述第四开口的侧壁。
4.如权利要求1所述的半导体结构，其特征在于，所述第一半导体层的材料包括锗化硅；
所述第二半导体层的材料包括硅。
5.如权利要求4所述的半导体结构，其特征在于，位于所述NMOS区的所述第一半导体层邻近所述第二半导体层的区域中锗离子的浓度为第一浓度，位于所述NMOS区的所述第一半导体层邻近所述衬底的区域中锗离子的浓度为第二浓度，所述第一浓度大于所述第二浓度。
6.一种半导体结构的制造方法，其特征在于，包括：
形成基底，所述基底包括依次层叠的衬底、第一半导体层以及第二半导体层，所述第一半导体层的材料的晶格常数大于所述第二半导体层的材料的晶格常数，所述基底包括NMOS区以及PMOS区；
形成第一栅极以及第二栅极，所述第一栅极位于所述基底的所述NMOS区上，所述第二栅极位于所述基底的所述PMOS区上；
形成第一源漏掺杂区和第二源漏掺杂区，所述第一源漏掺杂区位于所述第一栅极两侧的所述第二半导体层内，所述第二源漏掺杂区位于所述第二栅极两侧的所述第一半导体层内；
形成相连通的第一开口和第二开口，所述第一开口位于所述第一源漏掺杂区内且沿第一方向贯穿所述第一源漏掺杂区，所述第二开口位于所述第一源漏掺杂区正下方且沿所述第一方向以及第二方向贯穿所述第一半导体层，其中，所述第一方向为垂直于所述衬底表面的方向，所述第二方向为平行于所述衬底表面的方向；
形成第三开口，位于所述第二源漏掺杂区正上方且沿所述第一方向以及所述第二方向贯穿所述第二半导体层；
形成第一电连接部和第二电连接部，所述第一电连接部填充满所述第一开口且与所述第一源漏掺杂区电接触，所述第二电连接部至少位于所述第三开口内且与所述第二源漏掺杂区电接触。
7.如权利要求6所述的制造方法，其特征在于，形成所述基底的步骤包括：
提供依次层叠的衬底、第一初始半导体层以及掩膜层，所述掩膜层仅覆盖所述PMOS区的所述第一初始半导体层表面；
对位于所述NMOS区的所述第一初始半导体层进行氧化处理，以形成氧化层；
去除所述掩膜层以及所述氧化层。
8.如权利要求6所述的制造方法，其特征在于，形成所述第一开口以及所述第二开口的步骤包括：
进行第一干法刻蚀，至少去除部分所述第一半导体层以及部分所述第二半导体层，形成所述第一开口以及位于所述第一开口正下方的第二初始开口；
进行第一湿法刻蚀，对所述第二初始开口露出的所述第一半导体层进行刻蚀，以形成所述第二开口。
9.如权利要求6所述的制造方法，其特征在于，形成所述第三开口的步骤包括：
进行第二干法刻蚀，所述第二干法刻蚀至少去除部分所述第二半导体层，形成第三初始开口，所述第三初始开口位于所述第二源漏掺杂区正上方的所述第二半导体层内；
进行第二湿法刻蚀，对所述第三初始开口露出的所述第二半导体层进行刻蚀，以形成所述第三开口。
10.如权利要求6所述的制造方法，其特征在于，所述形成第三开口后，还包括：
向所述第一开口和所述第二开口中填充第一初始介质层；
向所述第三开口中填充第二初始介质层；
刻蚀去除位于所述第一开口内的所述第一初始介质层以及位于所述第二开口和所述第三开口内的部分所述第二初始介质层，刻蚀后的所述第一初始介质层为第一介质层，刻蚀后的所述第二初始介质层为第二介质层。
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