CN210092094U

CN210092094U - 半导体结构

Info

Publication number: CN210092094U
Application number: CN201920691975.1U
Authority: CN
Inventors: 刘志拯
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2019-05-15
Filing date: 2019-05-15
Publication date: 2020-02-18
Anticipated expiration: 2029-05-15

Abstract

一种半导体结构，包括：半导体衬底，所述半导体衬底中具有源区和漏区，所述源区和漏区中具有凹槽；金属硅化物层，位于所述凹槽的四周侧壁表面；绝缘层，位于凹槽的底部表面，且所述绝缘层的边缘与凹槽四周侧壁上的所述金属硅化物层底部表面接触；导电层，填充在所述凹槽中并位于所述金属硅化物层及所述绝缘层上。本实用新型的半导体结构防止电流泄漏到源漏区底部的半导体衬底中。

Description

半导体结构

技术领域

本实用新型涉及半导体领域，尤其涉及一种半导体结构。

背景技术

目前，在半导体制造过程中，在介质层形成接触结构用于半导体器件之间的电连接是一种广泛使用的工艺，接触结构可直接与晶体管的栅极、源/漏极电连接，还可以用于层与层之间的电连接。为了降低接触结构与晶体管的栅极、源/漏极电连接的接触电阻，通常会通过金属沉积及快速退火工艺在待形成接触结构的栅极、源/漏极表面上形成一层金属硅化物(silicide)。

现有形成接触结构的过程包括：提供半导体衬底，所述半导体衬底中形成有栅极结构，栅极结构两侧的半导体衬底中形成有源/漏区；在栅极结构、源/ 漏区和半导体衬底表面沉积钴金属层；进行快速热退火，以使钴金属层与栅极结构、源/漏区中的硅反应生成金属硅化物；去除未反应的金属；在金属硅化物以及栅极结构表面形成层间介质层；刻蚀所述层间介质层，在介质层中形成暴露出金属硅化物表面的接触孔；在接触孔中填充金属形成金属插塞。

但是现有的金属插塞与金属硅化物层这样的连接结构与半导体衬底之间还是存在漏电流。

实用新型内容

本实用新型所要解决的技术问题是怎样减小金属插塞与金属硅化物层这样的连接结构与半导体衬底之间漏电流。

本实用新型提供了一种半导体结构，包括：

半导体衬底，所述半导体衬底中具有源区和漏区，所述源区和漏区中具有凹槽；

金属硅化物层，位于所述凹槽的四周侧壁表面；

绝缘层，位于所述凹槽的底部表面，且所述绝缘层的边缘与所述凹槽四周侧壁上的所述金属硅化物层底部表面接触；

导电层，填充在所述凹槽中并位于所述金属硅化物层及所述绝缘层上。

可选的，还包括缓冲层，所述缓冲层覆盖所述绝缘层以及对应覆盖所述凹槽侧壁上的所述金属硅化物层。

可选的，所述缓冲层包括氮化钛层和位于所述氮化钛层上的钛层，或者包括氮化钽层和位于所述氮化钽层上钽层，或者包括镓层与位于所述镓层上氮化镓层。

可选的，所述金属硅化物层的材料包括硅化钴、硅化镍、硅化铂、硅化钽、硅化钼及硅化钛中的一种或多种。

可选的，所述绝缘层的材料包括氧化钴、氧化镍、氧化铂、氧化钽、氧化钼及氧化钛中的一种或多种。

可选的，所述金属硅化物层的厚度为10-50nm，绝缘层的厚度为1-2nm。

可选的，所述半导体衬底上形成有栅极结构，所述源区和漏区分别位于栅极结构两侧的半导体衬底中。

可选的，所述半导体衬底上还具有介质层，所述介质层中具有金属插塞，所述金属插塞与所述导电层连接。

与现有技术相比，本实用新型技术方案具有以下优点：

本实用新型的半导体结构，通过在凹槽的侧壁形成金属硅化物层以降低接触电阻，并且所述凹槽的底部上形成有绝缘层，从而当电流从导电层向下传递时，可利用所述绝缘层形成一道屏障，因而电流在垂直方向上会被所述绝缘层阻挡，只能流向所述凹槽的侧壁方向，不会垂直的泄漏进绝缘层底部的半导体衬底中，从而降低了电流对源区和漏区的冲击力，降低了器件产生缺陷了几率。

尤其是，针对平面型场效应晶体管而言，其源区和漏区横向排布，因此当电流从导电层横向流通至源区和漏区中时，则更易于实现源区和漏区之间的电流导通，并能够减小源区至半导体衬底或漏区至半导体衬底之间的漏电流，从而可有效提高场效应晶体管的导通性能。

附图说明

图1为本实用新型实施例半导体结构的结构示意图；

图2-8本实用新型一实施例半导体结构的形成过程的结构示意图。

具体实施方式

如背景技术所言，但是现有的金属插塞(接触结构)与金属硅化物层这样的连接结构与半导体衬底之间还是存在漏电流。

研究发现，现有的晶体管在工作时，绝大部分电流会通过沟道从漏极到源极，但是也有很小的电流从漏极到衬底，带来漏电流。

为此，本实用新型提供了一种半导体结构及其形成方法，所述半导体结构，通过在凹槽的侧壁形成金属硅化物层以降低接触电阻，并且所述凹槽的底部上形成有绝缘层，从而当电流从导电层向下传递时，可利用所述绝缘层形成一道屏障，因而电流在垂直方向上会被所述绝缘层阻挡，只能流向所述凹槽的侧壁方向，不会垂直的泄漏进绝缘层底部的半导体衬底中，从而降低了电流对源区和漏区的冲击力，降低了器件产生缺陷了几率。

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。在详述本实用新型实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1为本实用新型实施例半导体结构的结构示意图。

参考图1，本实施例的半导体结构，包括：

半导体衬底200，所述半导体衬底200中具有源区和漏区201，所述源区和漏区201中具有凹槽209；

金属硅化物层203，位于所述凹槽209的四周侧壁表面；

绝缘层204，位于凹槽209的底部表面，且所述绝缘层204的边缘与凹槽 209四周侧壁上的所述金属硅化物层203底部表面接触；

导电层208，填充在所述凹槽209中并位于所述金属硅化物层203及所述绝缘层204上。

具体的，所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中所述半导体衬底 200为硅半导体衬底。

在所述半导体衬底200中具有有源区(图中未示出)，以及隔离各有源区的沟槽隔离结构(图中未示出)。所述半导体衬底200的有源区上可以形成半导体器件(图中未示出)，所述半导体器件包括晶体管。

在一实施例中，所述晶体管包括位于半导体衬底200表面栅极结构，位于栅极结构两侧的半导体衬底内中源区或漏区201。

所述栅极结构可以包括位于半导体衬底200表面的栅介质层和位于栅介质层上的栅电极，以及位于栅电极和栅介质层两侧侧壁表面的侧墙。源区和漏区 201中掺杂有杂质离子。

所述金属硅化物层203位于凹槽209的侧壁，所述金属硅化物层203呈中空的环状，所述金属硅化物203能减小导电层或导电插塞与源区和漏区201的接触电阻，但是金属硅化物203存在一定的结漏电流。所述金属硅化物层203 的材料包括硅化钴、硅化镍、硅化铂、硅化钽、硅化钼及硅化钛中的一种或多种。在一实施例中，所述金属硅化物层203的厚度为10-50nm。

本实施例中，通过在凹槽209的侧壁形成金属硅化物层203以降低接触电阻，并且所述凹槽209的底部上形成有绝缘层204，从而当电流从导电层208 向下传递时，可利用所述绝缘层204形成一道屏障，因而电流在垂直方向上会被所述绝缘层204阻挡，只能流向所述凹槽209的侧壁(如图1所示的箭头方向)方向，不会垂直的泄漏进绝缘层204底部的半导体衬底200中，从而降低了电流对源区和漏区201的冲击力，降低了器件产生缺陷了几率。

尤其是，针对平面型场效应晶体管而言，其源区和漏区201横向排布，因此当电流从导电层208横向流通至源区和漏区中时，则更易于实现源区和漏区之间的电流导通，并能够减小源区至半导体衬底200或漏区至半导体衬底200 之间的漏电流，从而可有效提高场效应晶体管的导通性能。

所述绝缘层204的材料为不导电的绝缘材料，在一实施例中，所述绝缘层 204的材料为氧化钴、氧化镍、氧化铂、氧化钽、氧化钼及氧化钛中的一种或多种，所述绝缘层204的厚度为1-2nm，当电流从导电层208向下传递时，所述绝缘层能更好的对电流产生阻挡。在一实施例中，所述绝缘层204具有与金属硅化物层203相同的金属元素，以简化制作的工艺，比如金属硅化物层203 的材料为硅化钴时，所述绝缘层204的材料为氧化钴。

还包括缓冲层207，所述缓冲层207覆盖所述绝缘层204以及对应覆盖所述凹槽209侧壁上的所述金属硅化物层203。所述缓冲层207起到阻挡导电层208的金属扩散、缓冲应力、匹配各膜层之间粘附力的作用，所述缓冲层207 可以包括氮化钛层和位于所述氮化钛层上的钛层，或者包括氮化钽层和位于所述氮化钽层上钽层，或者包括镓层与位于所述镓层上氮化镓层。本实施例中，所述缓冲层207包括氮化钛层205和位于所述氮化钛层205上的钛层206，所述氮化钛层205的厚度为2-4纳米，所述钛层206的厚度为2-4纳米。

所述导电层208填充满凹槽，所述导电层45的材料可以是铜、钨等导电材料。

在一实施例中，所述半导体衬底200上还具有介质层202，所述介质层202 中具有暴露出源区和漏区201部分表面的通孔，所述通孔的位置与凹槽209的位置对应，所述导电层208向上延伸填充满通孔。所述缓冲层207也可以覆盖所述通孔的侧壁。

在另一实施例中，所述半导体衬底200上还具有介质层202，所述介质层 202中具有暴露出源区和漏区201部分表面的通孔，所述通孔中形成有导电插塞，所述导电插塞位于导电层208上方，导电插塞与导电层电连接。

所述介质层202可以为单层或多层堆叠结构，氧化硅、氮化硅、氮氧化硅、 FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅) 或BPSG(掺硼磷的二氧化硅)、低介电常数材料、其它适合的材料及/或上述的组合。

下面结合附图对本实用新型的半导体结构的形成过程进行详细的描述。图 2-8本实用新型一实施例半导体结构的形成过程的结构示意图。

参考图2，提供半导体衬底200，所述半导体衬底200中具有源区和漏区 201。

在一实施例中，所述源区和漏区201为晶体管的源/漏区，所述半导体衬底200上还形成有栅极结构(图中未示出)，源区和漏区201分别位于栅极结构两侧的半导体衬底200中。所述栅极结构可以包括位于半导体衬底200表面的栅介质层和位于栅介质层上的栅电极，以及位于栅电极和栅介质层两侧侧壁表面的侧墙。所述栅介质层的材料可以为氧化硅或高K介质材料，所述栅电极的材料可以为多晶硅或金属。

本实施例中，所述半导体衬底200上可以形成介质层202，所述介质层202 中具有暴露出源区和漏区201部分表面的通孔209。在一实施例中，通过刻蚀工艺在所述介质层中形成通孔209。

在其他实施中，所述半导体衬底200上可以不形成介质层202，后续直接刻蚀源区和漏区201，在源区和漏区201中形成凹槽。

参考图3，在所述源区和漏区201中凹槽210。

本申请中形成凹槽210的目的是方便后续在凹槽210的侧壁形成金属硅化物以及凹槽的底部形成绝缘层，并使形成的金属硅化物具有一定的高度，后续在凹槽底部形成绝缘层和在绝缘层上形成导电层后，保证所述导电层的电流能通过金属硅化物流动到相对的源区或漏区中，不会影响源区和漏区之间的导通。

本实施例中，沿介质层202中的通孔209刻蚀通孔209底部的源区和漏区 201，在源区和漏区201中形成凹槽210，刻蚀所述源区和漏区201可以采用湿法和干法刻蚀工艺。所述形成凹槽210的宽度小于源区(或漏区)201的宽度，凹槽210的深度小于源区(或漏区)201的深度。

在其他实施例中，当半导体衬底200上未形成介质层时，可以在半导体衬底上形成图形化的掩膜层，所述图形化的掩膜层中具有暴露出源区和漏区201 部分表面的开口；以所述图形化的掩膜层为掩膜刻蚀所述源区和漏区201，在所述源区和漏区201中形成凹槽。

所述源区或漏区201中的凹槽210的数量可以为一个或多个(大于等于两个)。

参考图4，在所述凹槽210的四周侧壁表面上形成金属硅化物层203。

在一实施例中，所述金属硅化物层201的形成过程为：在所述凹槽210的侧壁和底部表面、通孔209的侧壁和底部表面以及介质层202表面形成金属层 (图中未示出)，所述金属层的材料为钴、镍、铂、钽、钼及钛中的一种或几种；进行快速热退火工艺，金属层中的金属与源区和漏区201中的硅反应，形成金属硅化物层；去除所述通孔209侧壁以及介质层202表面未反应的金属层，去除所述未反应的金属层可以采用湿法刻蚀；刻蚀去除凹槽210底部的金属硅化物层，在凹槽210的四周侧壁表面上形成金属硅化物层203，去除所述凹槽 210底部的金属硅化物层可以采用各向异性的干法刻蚀工艺。

参考图5，在所述凹槽209的底部表面形成绝缘层204。

在一实施例中，所述绝缘层204的形成过程为：在所述凹槽210的侧壁和底部表面以及通孔209的侧壁表面以及介质层202的表面上形成绝缘材料层，所述绝缘材料层通过沉积工艺形成；刻蚀去除所述凹槽210的侧壁表面以及通孔209的侧壁表面以及介质层202的表面的绝缘材料层，在所述凹槽210的底部表面形成绝缘层204，所述绝缘层204的边缘与凹槽210四周侧壁上的所述金属硅化物层201底部表面接触。

所述绝缘层204的材料为不导电的绝缘材料，在一实施例中，所述绝缘层 204的材料为氧化钴、氧化镍、氧化铂、氧化钽、氧化钼及氧化钛中的一种或多种。所述绝缘层204的厚度为1-2nm，当电流从导电层208向下传递时，所述绝缘层能更好的对电流产生阻挡。在一实施例中，所述绝缘层204具有与金属硅化物层203相同的金属元素，以简化制作的工艺，比如金属硅化物层203 的材料为硅化钴时，所述绝缘层204的材料为氧化钴。

参考图6，在所述绝缘层204上形成导电层208，所述导电层208填充满凹槽。

本实施例中，所述导电层208不仅填充满凹槽210(参考图5)，所述导电层208还填充满通孔209(参考图5)。

在其他实施例中，当半导体衬底200上未形成介质层202时，所述导电层 208可以仅填充满凹槽210(参考图5)。

所述导电层208的材料可以为Cu、Al、W或其他的导电材料。

在一实施例中，在形成所述导电层208之前，在所述绝缘层204上形成缓冲层207。

所述缓冲层207可以包括氮化钛层和位于所述氮化钛层上的钛层，或者包括氮化钽层和位于所述氮化钽层上钽层，或者包括镓层与位于所述镓层上氮化镓层。本实施例中，所述缓冲层207包括氮化钛层205和位于所述氮化钛层205 上的钛层206，所述氮化钛层205的厚度为2-4纳米，所述钛层206的厚度为 2-4纳米。

所述缓冲层207除了覆盖凹槽的侧壁表面，所述缓冲层207还可以覆盖所述通孔的侧壁表面。

参考图7，图7为一实施例中在形成导电层208后，图6所示的半导体结构的俯视结构示意图，图7中介质层202和缓冲层207未示出。如图7所示，源区和漏区201分别位于栅极结构300两侧的半导体衬底中，源区和漏区201 分别具有一个凹槽，所述凹槽的四周侧壁上具有金属硅化物层203，凹槽底部具有绝缘层204(参考图6)，导电层208位于所述绝缘层204上，且所述导电层208填充满凹槽。

一实施例，请参考图7，图7为在形成导电层208后，图6所示的半导体结构的俯视结构示意图，图7中介质层202和缓冲层207未示出。如图7所示，源区和漏区201分别位于栅极结构300两侧的半导体衬底中，源区和漏区201 分别具有一个凹槽，所述凹槽的四周侧壁上具有金属硅化物层203，凹槽底部具有绝缘层204(参考图6)，导电层208位于所述绝缘层204上，且所述导电层208填充满凹槽，后续可以在导电层208上形成与导电层208电连接的金属层301。

在另一实施例，参考图8，图8为在形成导电层208后，图6所示的半导体结构的俯视结构示意图，图8中介质层202和缓冲层207未示出。如图8所示，源区和漏区201分别位于栅极结构300两侧的半导体衬底中，源区和漏区 201分别具有若干凹槽，以源区和漏区201分别具有两个凹槽作为示例进行说明，每个凹槽的四周侧壁上具有金属硅化物层203，每个凹槽底部具有绝缘层 204(参考图6)，导电层208位于所述绝缘层204上，且所述导电层208填充满凹槽，后续可以在导电层208上形成将源区和漏区201上对应的若干导电层208电连接的金属层302。

和和本实用新型虽然已以较佳实施例公开如上，但其并不是用来限定本实用新型，任何本领域技术人员在不脱离本实用新型的精神和范围内，都可以利用上述揭示的方法和技术内容对本实用新型技术方案做出可能的变动和修改，因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本实用新型技术方案的保护范围。

Claims

1.一种半导体结构，其特征在于，包括：

金属硅化物层，位于所述凹槽的四周侧壁表面；

2.如权利要求1所述的半导体结构，其特征在于，还包括缓冲层，所述缓冲层覆盖所述绝缘层以及对应覆盖所述凹槽侧壁上的所述金属硅化物层。

3.如权利要求2所述的半导体结构，其特征在于，所述缓冲层包括氮化钛层和位于所述氮化钛层上的钛层，或者包括氮化钽层和位于所述氮化钽层上钽层，或者包括镓层与位于所述镓层上氮化镓层。

4.如权利要求1所述的半导体结构，其特征在于，所述金属硅化物层的材料包括硅化钴、硅化镍、硅化铂、硅化钽、硅化钼及硅化钛中的一种或多种。

5.如权利要求1所述的半导体结构，其特征在于，所述绝缘层的材料包括氧化钴、氧化镍、氧化铂、氧化钽、氧化钼及氧化钛中的一种或多种。

6.如权利要求1所述的半导体结构，其特征在于，所述金属硅化物层的厚度为10-50nm，绝缘层的厚度为1-2nm。

7.如权利要求1所述的半导体结构，其特征在于，所述半导体衬底上形成有栅极结构，所述源区和漏区分别位于栅极结构两侧的半导体衬底中。

8.如权利要求1所述的半导体结构，其特征在于，所述半导体衬底上还具有介质层，所述介质层中具有金属插塞，所述金属插塞与所述导电层连接。