CN111755403A - 接触插塞结构、其制作方法及半导体器件的制作方法 - Google Patents

接触插塞结构、其制作方法及半导体器件的制作方法 Download PDF

Info

Publication number
CN111755403A
CN111755403A CN202010688657.7A CN202010688657A CN111755403A CN 111755403 A CN111755403 A CN 111755403A CN 202010688657 A CN202010688657 A CN 202010688657A CN 111755403 A CN111755403 A CN 111755403A
Authority
CN
China
Prior art keywords
substrate
layer
groove
contact
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010688657.7A
Other languages
English (en)
Other versions
CN111755403B (zh
Inventor
刘安淇
詹益旺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujian Jinhua Integrated Circuit Co Ltd
Original Assignee
Fujian Jinhua Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujian Jinhua Integrated Circuit Co Ltd filed Critical Fujian Jinhua Integrated Circuit Co Ltd
Priority to CN202010688657.7A priority Critical patent/CN111755403B/zh
Publication of CN111755403A publication Critical patent/CN111755403A/zh
Priority to US17/235,904 priority patent/US11551971B2/en
Application granted granted Critical
Publication of CN111755403B publication Critical patent/CN111755403B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种接触插塞结构、其制作方法及半导体器件的制作方法。该接触插塞结构包括衬底以及设置于衬底上的介质层，接触插塞结构还包括：第一接触孔，位于介质层中并贯穿至衬底中，第一接触孔具有位于介质层中的第一通孔段以及位于衬底中的第一凹槽，第一通孔段与第一凹槽连通，且在平行于衬底表面的方向上，第一凹槽截面的最大面积大于第一通孔段截面的最大面积；阻挡层，至少部分覆盖于第一凹槽的侧壁上；导电垫层，位于第一凹槽的底面上；导电芯层，接触设置于导电垫层上，且阻挡层包裹导电芯层和导电芯层。由于上述阻挡层的存在，使得在形成导电垫层的工艺中，金属离子不会横向扩散至栅极和/或源漏极中，进而提高了器件的性能。

Description

接触插塞结构、其制作方法及半导体器件的制作方法
技术领域
本发明涉及半导体器件技术领域，具体而言，涉及一种接触插塞结构、其制作方法及半导体器件的制作方法。
背景技术
在现有的MOS晶体管制作工艺中，为了要将晶体管的栅极与源/漏极电连接于电路中，通常需要形成接触插塞(contact plug)来进行导通。接触插塞通常采用钨、铝、铜等金属导体，然而其与栅极结构、源极/漏极区域等多晶或单晶硅等材质之间的直接导通并不理想。
为了改善接触插塞与栅极结构、源/漏极之间的欧米接触(Ohmi contact)，现有技术中的一种改进措施是在接触插塞与栅极结构和/或源/漏极接触的底部再形成一金属硅化物(silicide)。然而，上述金属硅化物通常是在形成上述接触插塞前，先采用溅射工艺在接触孔底部沉积一层金属Co，并通过热处理形成金属硅化物薄层，上述溅射工艺和热处理会导致Co横向扩散至栅极结构和/或源/漏极中，从而影响器件性能。
发明内容
本发明的主要目的在于提供一种接触插塞结构、其制作方法及半导体器件的制作方法，以解决现有技术中接触插塞的制备工艺易导致器件性能降低的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种接触插塞结构，包括衬底以及设置于衬底上的介质层，接触插塞结构还包括：第一接触孔，位于介质层中并贯穿至衬底中，第一接触孔具有位于介质层中的第一通孔段以及位于衬底中的第一凹槽，第一通孔段与第一凹槽连通，且在平行于衬底表面的方向上，第一凹槽截面的最大面积大于第一通孔段截面的最大面积；阻挡层，至少部分覆盖于第一凹槽的侧壁上；导电垫层，位于第一凹槽的底面上；导电芯层，接触设置于导电垫层上，且阻挡层包裹导电芯层和导电芯层。
根据本发明的另一方面，提供了一种接触插塞结构，包括衬底以及设置于衬底上的介质层，接触插塞结构还包括：第一接触孔，位于介质层中并贯穿至衬底中，第一接触孔具有位于介质层中的第一通孔段以及位于衬底中的第一凹槽，第一通孔段与第一凹槽连通，且在平行于衬底表面的方向上，第一凹槽的最大宽度大于第一通孔段的最大宽度；阻挡层，至少部分覆盖于第一凹槽的侧壁上；导电垫层，位于第一凹槽的底面上；导电芯层，接触设置于导电垫层上，且阻挡层包裹导电芯层和导电芯层。
进一步地，第一凹槽的最大宽度大于第一通孔段的最大宽度。
进一步地，在垂直于衬底表面的方向上，第一凹槽的任意截面为具有n条边的多边形，多边形具有一组平行于衬底表面的对边，n≥6。
进一步地，在垂直于衬底表面的方向上，第一凹槽的任意截面为由两条直线段和两条弧线段交替连接构成的图形，直线段平行于衬底表面。
进一步地，阻挡层具有覆盖于第一凹槽的侧壁上的第一阻挡区域以及覆盖于第一通孔段的侧壁上的第二阻挡区域。
进一步地，第一阻挡区域的厚度大于第二阻挡区域的厚度。
根据本发明的另一方面，提供了一种上述的接触插塞结构的制作方法，包括以下步骤：在衬底上形成介质层，并在介质层中形成贯穿至衬底中的第一接触孔，第一接触孔具有位于介质层中的第一通孔段以及位于衬底中的第一凹槽；在第一接触孔中形成阻挡层，以使阻挡层至少部分覆盖于第一凹槽的侧壁；在第一接触孔中顺序形成导电垫层和导电芯层，以使导电垫层位于第一凹槽的底面上，导电芯层接触设置于导电垫层上，且阻挡层包裹导电芯层和导电芯层。
进一步地，形成阻挡层的步骤包括：在第一接触孔中填充介电材料；刻蚀介电材料以形成贯穿至第一接触孔的底面的第二接触孔，剩余的介电材料构成阻挡层。
进一步地，形成导电垫层的步骤包括：采用溅射工艺在第二接触孔的底面覆盖第一导电材料；对第一导电材料进行热处理，以形成导电垫层。
进一步地，形成第一接触孔的步骤包括：顺序对介质层和衬底进行干法刻蚀，以形成贯穿至衬底中的第一通孔；对与第一通孔对应的衬底进行湿法刻蚀，以将第一通孔位于衬底中的部分进行横向扩展形成第一凹槽，优选湿法刻蚀采用的腐蚀液为TMAH。
进一步地，包括采用上述的制作方法形成接触插塞结构的步骤，在形成接触插塞结构的步骤之前制作方法还包括：在衬底上形成栅极，并在位于栅极两侧的衬底中形成源漏极，在形成接触插塞结构的步骤之后，介质层覆盖栅极和源漏极，且接触插塞结构与源漏极接触。
应用本发明的技术方案，提供了一种接触插塞结构，包括衬底以及设置于衬底上的介质层，该接触插塞结构包括位于介质层中并贯穿至衬底中的第一接触孔，第一接触孔具有位于介质层中的第一通孔段以及位于衬底中的第一凹槽，第一通孔段与第一凹槽连通，且在平行于衬底表面的方向上，第一凹槽截面的最大面积大于第一通孔段截面的最大面积，且该接触插塞结构还包括阻挡层、导电垫层和导电芯层，阻挡层至少部分覆盖于第一凹槽的侧壁上，且阻挡层包裹导电垫层和导电芯层。由于上述阻挡层的存在，使得在形成导电垫层的工艺中，金属离子不会横向扩散至衬底中，从而当形成与栅极和/或源漏极接触的接触插塞时，能够防止金属离子横向扩散至栅极和/或源漏极中，进而提高了器件的性能。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了本发明实施方式所提供的一种接触插塞结构的基体剖面结构示意图；
图2示出了本发明实施方式所提供的另一种接触插塞结构的基体剖面结构示意图；
图3示出了一种本发明提供的接触插塞结构中第一凹槽在平行于衬底方向的截面结构示意图；
图4示出了另一种本发明提供的接触插塞结构中第一凹槽在平行于衬底方向的截面结构示意图；
图5示出了在本发明实施方式所提供的磁隧道结的制备方法中，在衬底上形成介质层，并在介质层中形成贯穿至衬底中的第一接触孔后的基体剖面结构示意图；
图6示出了将图5所示的第一通孔位于衬底中的部分进行横向扩展形成第一凹槽后基体的剖面结构示意图；
图7示出了在图6所示的第一接触孔中形成阻挡层后基体的剖面结构示意图；
图8示出了在图7所示的第一接触孔中顺序形成导电垫层和导电芯层后基体的剖面结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、介质层；310、第一接触孔；311、第一通孔段；312、第一凹槽；320、第一通孔；330、第二接触孔；40、阻挡层；50、导电垫层；60、导电芯层。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，现有技术中在接触插塞与栅极结构和/或源/漏极接触的底部再形成一金属硅化物，以改善欧米接触，然而上述金属硅化物通常是采用溅射工艺并通过热处理形成的，上述溅射工艺和热处理会导致溅射材料横向扩散至栅极结构和/或源/漏极中，从而影响器件性能。
本发明的申请人为了解决上述技术问题，根据本发明的一方面，提供了一种接触插塞结构，如图1所示，包括衬底10以及设置于衬底10上的介质层20，该接触插塞结构还包括第一接触孔310、阻挡层40、导电垫层50和导电芯层60，第一接触孔310位于介质层20中并贯穿至衬底10中，第一接触孔310还具有位于介质层20中的第一通孔段311以及位于衬底中的第一凹槽312，第一通孔段311与第一凹槽312连通，且在平行于衬底10表面的方向上，第一凹槽312截面的最大面积大于第一通孔段311截面的最大面积；阻挡层40，至少部分覆盖于第一凹槽312的侧壁上；导电垫层50，位于第一凹槽312的底面上；导电芯层60接触设置于导电垫层50上，且阻挡层40包裹导电芯层60和导电芯层60。
由于上述阻挡层的存在，使得在形成导电垫层的工艺中，金属离子不会横向扩散至衬底中，从而当形成与栅极和/或源漏极接触的接触插塞时，能够防止金属离子横向扩散至栅极和/或源漏极中，进而提高了器件的性能。
根据本发明的另一方面，还提供了一种接触插塞结构，如图1所示，包括衬底10以及设置于衬底10上的介质层20，该接触插塞结构还包括第一接触孔310、阻挡层40、导电垫层50和导电芯层60，第一接触孔310位于介质层20中并贯穿至衬底10中，第一接触孔310还具有位于介质层20中的第一通孔段311以及位于衬底中的第一凹槽312，第一通孔段311与第一凹槽312连通，且在平行于衬底10表面的方向上，第一凹槽312的最大宽度大于第一通孔段311的最大宽度；阻挡层40，至少部分覆盖于第一凹槽312的侧壁上；导电垫层50，位于第一凹槽312的底面上；导电芯层60接触设置于导电垫层50上，且阻挡层40包裹导电芯层60和导电芯层60。
如图1所示，第一凹槽312的宽度H1大于第一通孔段311的宽度H2。
同理地，由于上述阻挡层的存在，使得在形成导电垫层的工艺中，金属离子不会横向扩散至衬底中，从而当形成与栅极和/或源漏极接触的接触插塞时，能够防止金属离子横向扩散至栅极和/或源漏极中，进而提高了器件的性能。
在本发明的上述接触插塞结构中，在平行于衬底10表面的方向上，第一凹槽312截面的最大面积大于第一通孔段311截面的最大面积，或第一凹槽312的最大宽度大于第一通孔段311的最大宽度，上述结构能够使位于第一凹槽312中的阻挡层40具有更大的厚度来防止金属离子的横向扩散。
在本发明一个可选的实施例中，在垂直于衬底10表面的方向上，第一接触孔310中第一凹槽312的任意截面可以为具有n条边的多边形，且该多边形具有一组平行于衬底10表面的对边，n≥6。
在上述实施例中，优选地，在垂直于衬底10表面的方向上，上述第一凹槽312的任意截面为六边形，且该六边形的任意对边平行，如图1所示。
在本发明另一个可选的实施例中，在垂直于衬底10表面的方向上，第一凹槽312的任意截面为由两条直线段和两条弧线段交替连接构成的图形，直线段平行于衬底10表面，如图2所示。
在本发明一个可选的实施例中，在平行于衬底10表面的方向上，第一接触孔310中第一凹槽312的任意截面也可以为具有n条边的多边形，n≥6。
在上述实施例中，优选地，在平行于衬底10表面的方向上，上述第一凹槽312的任意截面为六边形，如图3所示。
在本发明另一个可选的实施例中，在平行于衬底10表面的方向上，第一凹槽312的任意截面也可以为由两条直线段和两条弧线段交替连接构成的图形，如图4所示。
在本发明的上述接触插塞结构中，阻挡层40可以具有覆盖于第一凹槽312的侧壁上的第一阻挡区域以及覆盖于第一通孔段311的侧壁上的第二阻挡区域，为了提高上述阻挡层40对扩展金属离子的阻挡效果，优选地，上述第一阻挡区域的厚度大于上述第二阻挡区域的厚度。
上述阻挡层40可以由介电材料形成，为了提高上述阻挡层40对扩展金属离子的阻挡效果，上述介电材料选自钛、氮化钛、钽和氧化钽中的任一种或多种。
在本发明的上述接触插塞结构中，导电垫层50和导电芯层60均设置于第一接触孔310中，且阻挡层40包裹导电芯层60和导电芯层60。上述导电垫层50用于改善接触电阻，由于上述导电垫层50通常为金属硅化物，是通过溅射如钴等金属材料后热处理形成的，从而通过上述阻挡层40能够防止上述金属材料的溅射和热处理过程中的金属离子的横向扩散，进而提高了器件性能。
本领域技术人员可以根据现有技术对形成上述导电垫层50的第一代导电材料和形成上述导电芯层60的第二导电材料进行合理选取，上述第一代导电材料可以为钴、钛和镍等可硅化金属中的任一种或多种，上述第二导电材料可以选自钨、铝和铜中的任一种或多种，但并不局限于上述可选的种类，本领域技术人员可以根据现有技术对上述导电垫层50和导电芯层60的材料进行合理选取。
根据本发明的另一个方面，还提供了一种上述的接触插塞结构的制作方法，如图5至图8所示，包括以下步骤：在衬底10上形成介质层20，并在介质层20中形成贯穿至衬底10中的第一接触孔310，第一接触孔310具有位于介质层20中的第一通孔段311以及位于衬底10中的第一凹槽312；在第一接触孔310中形成阻挡层40，以使阻挡层40至少部分覆盖于第一凹槽312的侧壁；在第一接触孔310中顺序形成导电垫层50和导电芯层60，以使导电垫层50位于第一凹槽312的底面上，导电芯层60接触设置于导电垫层50上，且阻挡层40包裹导电芯层60和导电芯层60。
上述制备方法在形成第一接触孔后，先形成仅覆盖于第一接触孔的侧壁的阻挡层，然后再顺序形成导电垫层和导电芯层，以使导电芯层位于第一接触孔的底面，导电芯层接触设置于导电垫层上，且阻挡层包裹导电芯层和导电芯层。由于上述阻挡层的存在，使得后续在形成导电垫层的工艺中，金属离子不会横向扩散至衬底中，从而当形成与栅极和/或源漏极接触的接触插塞时，上述工艺能够防止金属离子横向扩散至栅极和/或源漏极中，进而提高了器件的性能。
下面将更详细地描述根据本发明提供的接触插塞结构的制作方法。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本发明的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，在衬底10上形成介质层20，并在介质层20中形成贯穿至衬底10中的第一接触孔310，第一接触孔310具有位于介质层20中的第一通孔段311以及位于衬底10中的第一凹槽312，如图5和图6所示。
上述衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)或碳化硅(SiC)；也可以是绝缘体上硅(SOI)、绝缘体上锗(GOI)；或者还可以为其它的材料，例如硅化镓等III-V族化合物。
在一种优选的实施方式中，形成上述第一接触孔310的步骤包括：顺序对介质层20和衬底10进行干法刻蚀，以形成贯穿至衬底10中的第一通孔320，如图5所示；对与第一通孔320对应的衬底10进行湿法刻蚀，以将第一通孔320位于衬底10中的部分进行横向扩展形成第一凹槽312，如图6所示。
在一个可选的实施例中，上述湿法刻蚀采用的腐蚀液为氢氧化四甲基铵(TMAH)。需要注意的是，形成上述第一接触孔310的工艺不局限于上述干法刻蚀和湿法刻蚀组合的工艺，也可以通过多次干法刻蚀或多次湿法刻蚀实现。
上述第一接触孔310平行于衬底10的任意截面可以为圆形、椭圆形、矩形或不规则图形；介质层20可以采用化学气相沉积(CVD)或物理气相沉积(PVD)形成，上述介质层20的材料可以为氮化物或氧化物，如二氧化硅(SiO2)或氮化硅(SiN)。
在形成上述第一接触孔310的步骤之后，在第一接触孔310中形成阻挡层40，以使阻挡层40至少部分覆盖于衬底10中第一凹槽312的侧壁，如图7所示。
在一种优选的实施方式中，形成上述阻挡层40的步骤包括：在第一接触孔310中填充介电材料；刻蚀介电材料以形成贯穿至第一接触孔310的底面的第二接触孔330，剩余的介电材料构成阻挡层40，该阻挡层40能够具有覆盖于第一凹槽312的侧壁上的第一阻挡区域以及覆盖于第一通孔段311的侧壁上的第二阻挡区域。
在上述优选的实施方式中，本领域技术人员可以采用现有技术中常规的刻蚀工艺形成上述阻挡层40，如等离子体刻蚀；为了提高上述阻挡层40对扩展金属离子的阻挡效果，介电材料选自钛、氮化钛、钽和氧化钽中的任一种或多种。
在形成上述阻挡层40的步骤之后，在第一接触孔310中顺序形成导电垫层50和导电芯层60，以使导电垫层50位于第一凹槽312的底面上，导电芯层60接触设置于导电垫层50上，且阻挡层40包裹导电芯层60和导电芯层60，如图8所示。
在一种优选的实施方式中，形成上述导电垫层50的步骤包括：采用溅射工艺在第二接触孔330的底面覆盖第一导电材料；对第一导电材料进行热处理，以形成导电垫层50。
在上述优选的实施方式，导电垫层50通常为通过溅射如钴等金属材料后热处理形成的金属硅化物，通过上述阻挡层40能够防止上述金属材料的溅射和热处理过程中的金属离子的横向扩散，进而提高了器件性能。在上述热处理形成导电垫层50的步骤之后，可选地去除第二接触孔330中未反应的第一导电材料。
根据本发明的另一方面，还提供了一种半导体器件的制作方法，包括采用上述的制作方法形成接触插塞结构的步骤，在形成接触插塞结构的步骤之前制作方法还包括：在衬底10上形成栅极，并在位于栅极两侧的衬底10中形成源漏极，在形成接触插塞结构的步骤之后，介质层20覆盖栅极和源漏极，且接触插塞结构与源漏极接触。
在一个可选的实施例中，上述半导体器件为MOS晶体管，其制作方法包括：在衬底10上形成栅极，并在位于栅极两侧的衬底10中形成源漏极，在衬底10上形成覆盖栅极和源漏极的介质层20，并在介质层20中形成贯穿至衬底10中的第一接触孔310，第一接触孔310具有位于介质层20中的第一通孔段311以及位于衬底10中的第一凹槽312；在第一接触孔310中形成阻挡层40，以使阻挡层40至少部分覆盖于第一凹槽312的侧壁；在第一接触孔310中顺序形成导电垫层50和导电芯层60，以使导电垫层50位于第一凹槽312的底面上，导电芯层60接触设置于导电垫层50上，且阻挡层40包裹导电芯层60和导电芯层60，导电芯层60和导电芯层60构成导电插塞并与源漏极接触。
由于现有技术中常规的导电插塞仅通过钨等金属材料形成，导致其与材料为多晶硅或单晶硅的源漏极之间的导通并不理想，本发明通过上述导电垫层50能够改善它们之间的接触电阻。
在形成上述栅极的步骤与形成上述源漏极的步骤之间，上述制作方法还可以包括：在位于栅极两侧的衬底10中形成LDD结构。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
由于阻挡层的存在，使得在形成导电垫层的工艺中，金属离子不会横向扩散至衬底中，从而当形成与栅极和/或源漏极接触的接触插塞时，上述工艺能够防止金属离子横向扩散至栅极和/或源漏极中，进而提高了器件的性能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种接触插塞结构，包括衬底(10)以及设置于所述衬底(10)上的介质层(20)，其特征在于，所述接触插塞结构还包括：
第一接触孔(310)，位于所述介质层(20)中并贯穿至所述衬底(10)中，所述第一接触孔(310)具有位于所述介质层(20)中的第一通孔段(311)以及位于所述衬底(10)中的第一凹槽(312)，所述第一通孔段(311)与所述第一凹槽(312)连通，且在平行于所述衬底(10)表面的方向上，所述第一凹槽(312)截面的最大面积大于所述第一通孔段(311)截面的最大面积；
阻挡层(40)，至少部分覆盖于所述第一凹槽(312)的侧壁上；
导电垫层(50)，位于所述第一凹槽(312)的底面上；
导电芯层(60)，接触设置于所述导电垫层(50)上，且所述阻挡层(40)包裹所述导电芯层(60)和所述导电芯层(60)。
2.一种接触插塞结构，包括衬底(10)以及设置于所述衬底(10)上的介质层(20)，其特征在于，所述接触插塞结构还包括：
第一接触孔(310)，位于所述介质层(20)中并贯穿至所述衬底(10)中，所述第一接触孔(310)具有位于所述介质层(20)中的第一通孔段(311)以及位于所述衬底(10)中的第一凹槽(312)，所述第一通孔段(311)与所述第一凹槽(312)连通，且在平行于所述衬底(10)表面的方向上，所述第一凹槽(312)的最大宽度大于所述第一通孔段(311)的最大宽度；
阻挡层(40)，至少部分覆盖于所述第一凹槽(312)的侧壁上；
导电垫层(50)，位于所述第一凹槽(312)的底面上；
导电芯层(60)，接触设置于所述导电垫层(50)上，且所述阻挡层(40)包裹所述导电芯层(60)和所述导电芯层(60)。
3.根据权利要求1或2所述的接触插塞结构，其特征在于，在垂直于所述衬底(10)表面的方向上，所述第一凹槽(312)的任意截面为具有n条边的多边形，所述多边形具有一组平行于所述衬底(10)表面的对边，n≥6。
4.根据权利要求1或2所述的接触插塞结构，其特征在于，在垂直于所述衬底(10)表面的方向上，所述第一凹槽(312)的任意截面为由两条直线段和两条弧线段交替连接构成的图形，所述直线段平行于所述衬底(10)表面。
5.根据权利要求1至4中任一项所述的接触插塞结构，其特征在于，所述阻挡层(40)具有覆盖于所述第一凹槽(312)的侧壁上的第一阻挡区域以及覆盖于所述第一通孔段(311)的侧壁上的第二阻挡区域。
6.根据权利要求5所述的接触插塞结构，其特征在于，所述第一阻挡区域的厚度大于所述第二阻挡区域的厚度。
7.一种权利要求1至6中任一项所述的接触插塞结构的制作方法，其特征在于，包括以下步骤：
在衬底(10)上形成介质层(20)，并在所述介质层(20)中形成贯穿至所述衬底(10)中的第一接触孔(310)，所述第一接触孔(310)具有位于所述介质层(20)中的第一通孔段(311)以及位于所述衬底(10)中的第一凹槽(312)；
在所述第一接触孔(310)中形成阻挡层(40)，以使所述阻挡层(40)至少部分覆盖于所述第一凹槽(312)的侧壁；
在所述第一接触孔(310)中顺序形成导电垫层(50)和导电芯层(60)，以使所述导电垫层(50)位于所述第一凹槽(312)的底面上，所述导电芯层(60)接触设置于所述导电垫层(50)上，且所述阻挡层(40)包裹所述导电芯层(60)和所述导电芯层(60)。
8.根据权利要求7所述的制作方法，其特征在于，形成所述阻挡层(40)的步骤包括：
在所述第一接触孔(310)中填充介电材料；
刻蚀所述介电材料以形成贯穿至所述第一接触孔(310)的底面的第二接触孔(330)，剩余的所述介电材料构成所述阻挡层(40)。
9.根据权利要求8所述的制作方法，其特征在于，形成所述导电垫层(50)的步骤包括：
采用溅射工艺在所述第二接触孔(330)的底面覆盖第一导电材料；
对所述第一导电材料进行热处理，以形成所述导电垫层(50)。
10.根据权利要求7所述的制作方法，其特征在于，形成所述第一接触孔(310)的步骤包括：
顺序对所述介质层(20)和所述衬底(10)进行干法刻蚀，以形成贯穿至所述衬底(10)中的第一通孔(320)；
对与所述第一通孔(320)对应的所述衬底(10)进行湿法刻蚀，以将所述第一通孔(320)位于所述衬底(10)中的部分进行横向扩展形成第一凹槽(312)，优选所述湿法刻蚀采用的腐蚀液为TMAH。
11.一种半导体器件的制作方法，其特征在于，包括采用权利要求7至10中任一项所述的制作方法形成所述接触插塞结构的步骤，在形成所述接触插塞结构的步骤之前所述制作方法还包括：
在衬底(10)上形成栅极，并在位于所述栅极两侧的所述衬底(10)中形成源漏极，
在形成所述接触插塞结构的步骤之后，所述介质层(20)覆盖所述栅极和所述源漏极，且所述接触插塞结构与所述源漏极接触。
CN202010688657.7A 2020-07-16 2020-07-16 接触插塞结构、其制作方法及半导体器件的制作方法 Active CN111755403B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010688657.7A CN111755403B (zh) 2020-07-16 2020-07-16 接触插塞结构、其制作方法及半导体器件的制作方法
US17/235,904 US11551971B2 (en) 2020-07-16 2021-04-20 Contact plug structure and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010688657.7A CN111755403B (zh) 2020-07-16 2020-07-16 接触插塞结构、其制作方法及半导体器件的制作方法

Publications (2)

Publication Number Publication Date
CN111755403A true CN111755403A (zh) 2020-10-09
CN111755403B CN111755403B (zh) 2022-09-20

Family

ID=72711235

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010688657.7A Active CN111755403B (zh) 2020-07-16 2020-07-16 接触插塞结构、其制作方法及半导体器件的制作方法

Country Status (1)

Country Link
CN (1) CN111755403B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6593217B1 (en) * 2000-03-03 2003-07-15 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device
CN102376686A (zh) * 2010-08-11 2012-03-14 中国科学院微电子研究所 一种半导体器件及其制造方法
CN102468226A (zh) * 2010-11-18 2012-05-23 中国科学院微电子研究所 一种半导体结构及其制造方法
US20150035055A1 (en) * 2011-12-01 2015-02-05 Institute Of Microelectornics, Chinese Academy Of Sciences Semiconductor device and manufacturing method therefor
US20160181383A1 (en) * 2014-12-18 2016-06-23 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
CN109728088A (zh) * 2017-10-30 2019-05-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN210092094U (zh) * 2019-05-15 2020-02-18 长鑫存储技术有限公司 半导体结构
CN213026108U (zh) * 2020-07-16 2021-04-20 福建省晋华集成电路有限公司 接触插塞结构

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6593217B1 (en) * 2000-03-03 2003-07-15 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device
CN102376686A (zh) * 2010-08-11 2012-03-14 中国科学院微电子研究所 一种半导体器件及其制造方法
CN102468226A (zh) * 2010-11-18 2012-05-23 中国科学院微电子研究所 一种半导体结构及其制造方法
US20150035055A1 (en) * 2011-12-01 2015-02-05 Institute Of Microelectornics, Chinese Academy Of Sciences Semiconductor device and manufacturing method therefor
US20160181383A1 (en) * 2014-12-18 2016-06-23 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
CN109728088A (zh) * 2017-10-30 2019-05-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN210092094U (zh) * 2019-05-15 2020-02-18 长鑫存储技术有限公司 半导体结构
CN213026108U (zh) * 2020-07-16 2021-04-20 福建省晋华集成电路有限公司 接触插塞结构

Also Published As

Publication number Publication date
CN111755403B (zh) 2022-09-20

Similar Documents

Publication Publication Date Title
JP6746664B2 (ja) トランジスタ及びその製造方法
CN109411352B (zh) 纳米片场效应晶体管中的内间隙壁形成
CN106098775B (zh) 半导体器件
KR101556238B1 (ko) 매립형 배선라인을 갖는 반도체 소자의 제조방법
US7981749B2 (en) MOS structures that exhibit lower contact resistance and methods for fabricating the same
CN104952924A (zh) 具有低源极/漏极接触电阻的FinFET
US20100200912A1 (en) Mosfets with terrace irench gate and improved source-body contact
KR20080114735A (ko) 실리사이드 비휘발성 메모리 및 이를 제조하는 방법
US20090004797A1 (en) Method for fabricating semiconductor device
KR20020023496A (ko) 금속 실리사이드층을 갖는 반도체 장치 및 그 제조방법
KR20170134928A (ko) 반도체 장치의 제조 방법
US7238601B2 (en) Semiconductor device having conductive spacers in sidewall regions and method for forming
US10930780B2 (en) Low parasitic capacitance and resistance finFET device
US7329582B1 (en) Methods for fabricating a semiconductor device, which include selectively depositing an electrically conductive material
CN213026108U (zh) 接触插塞结构
US6667204B2 (en) Semiconductor device and method of forming the same
CN111755403B (zh) 接触插塞结构、其制作方法及半导体器件的制作方法
CN105990336B (zh) 半导体器件结构及其形成方法
US6833291B2 (en) Semiconductor processing methods
US20220149048A1 (en) Semiconductor devices
US6753215B2 (en) Methods for manufacturing semiconductor devices and semiconductor devices
US11551971B2 (en) Contact plug structure and manufacturing method thereof
JP4022989B2 (ja) 半導体装置及びその製造方法
US20220165668A1 (en) Semiconductor device and method for preparing semiconductor device
KR20000043558A (ko) 반도체 소자의 배선 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant