KR20080114735A - 실리사이드 비휘발성 메모리 및 이를 제조하는 방법 - Google Patents

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Abstract

메모리 장치(10)는 반도체 기판(12) 상에 형성된다. 선택 게이트 전극(37) 및 제어 게이트 전극(33)은 서로 인접하여 형성된다. 선택 게이트 전극(37) 또는 제어 게이트 전극들(33) 중 어느 하나는 다른 것에 관하여 리세싱된다. 리세스는 선택 게이트 전극 및 제어 게이트 전극 둘 모두에 실리사이드 표면들을 형성하게 하는 제조가능한 공정을 가능하게 한다.
실리사이드 비휘발성 메모리, 반도체 기판, 게이트 전극 재료, 실리사이드 내성 피처, 유전체 스페이서

Description

실리사이드 비휘발성 메모리 및 이를 제조하는 방법{SILICIDED NONVOLATILE MEMORY AND METHOD OF MAKING SAME}
본 발명은 일반적으로 메모리 장치들에 관한 것으로, 특히 비휘발성 메모리 장치 및 이 장치의 선택 및 제어 게이트들 둘 모두를 실리사이드화하는(siliciding) 방법들에 관한 것이다.
이산 전하 저장 소자들로서 사용하기 위해 임베딩된 나노클러스터들을 가진 유전체를 구비한 비휘발성 메모리 단일-트랜지스터 비트셀들은 핫 캐리어 주입(HCI 주입), 역 웰/소스 바이어스로 HCI 주입, 파울러-노다임(Fowler-Nordheim; FN) 터널링, 또는 소스측 주입(SSI)을 사용하여 전자들이 충전될 수 있다는 것이 알려졌다. HCI 및 SSI 프로그래밍은 효율적인 비트셀 및 고속 프로그래밍이 되게 하나, SSI 프로그래밍을 위한 프로그래밍 전류는 HCI 프로그래밍에 있어서보다는 10-100배 더 작다. HCI 프로그래밍은 1-트랜지스터 비트셀에서 달성될 수 있지만, SSI 프로그래밍은 제어 게이트 및 선택 게이트를 갖는, 매우 근접하여 있는 2개의 게이트들을 가진 비트셀을 필요로 한다. 이러한 비트셀은 분할 게이트 비트셀(split gate bitcell)로서 알려져 있다. 비트셀 프로그래밍 시간들은 l-10 ㎲이지만, 마이크로제어기에 임베딩된 비휘발성 메모리에 대한 독출 액세스 시간들은 훨씬 더 빠른 10-20 ns이다. 매우 고속의 독출 액세스 시간 때문에, 제어 게이트 및 선택 게이트들에 관한 RC 지연의 제어는 더욱 더 중요해지고 있다. 이것은 긴 거리들로 금속 라인들에 접속될 수 없는 게이트들에 있어서 특히 그러하다. 이러한 RC 지연을 감소시키는 한 방법은 메모리 장치의 선택 게이트 부분의 실리사이드화만이 아니라 메모리 장치의 제어 게이트 부분들도 실리사이드화에 의한 것이다.
따라서, 제어기 게이트들 및 선택 게이트들이 실리사이드화되게 하는 메모리 장치 형성 방법이 필요하다. 또한, 제어 게이트 실리사이드를 선택 게이트 실리사이드로부터 분리하는 방법들이 필요하다.
본 발명은 예로서 예시되고 동일 구성요소들에 동일 참조 부호들을 사용한 첨부한 도면들에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따라 샐로우 트렌치 분리(shallow trench isolation)를 포함하는 메모리에 사용될 부분을 도시하는 비휘발성 메모리 장치의 단면도.
도 2는 본 발명의 실시예에 따라 제 1 폴리실리콘층 및 질화물 층이 위에 배치된 선택 게이트 산화물을 구비한 비휘발성 메모리 장치의 단면도.
도 3은 본 발명의 실시예에 따라 제 1 폴리실리콘층이 패터닝되고 에칭된 후에 비휘발성 메모리 장치의 단면도.
도 4는 본 발명의 실시예에 따라 전하 저장을 위한 나노클러스터들 및 제어 게이트의 형성을 위한 제 2 폴리실리콘의 형성 후의 비휘발성 메모리 장치의 단면 도.
도 5는 본 발명의 실시예에 따라 제어 게이트가 패터닝되고 에칭된 후의 비휘발성 메모리 장치의 단면도.
도 6은 본 발명의 실시예에 따라 선택 게이트가 패터닝되고 에칭된 후의 비휘발성 메모리 장치의 단면도.
도 7은 본 발명의 실시예에 따라 질화물 스페이서들이 형성된 후의 비휘발성 메모리 장치의 단면도.
도 8은 본 발명의 실시예에 따라 제어 게이트 및 선택 게이트가 실리사이드화된 후의 비휘발성 메모리 장치의 단면도.
도 9는 도 5의 구조가 1 비트셀 제어 게이트의 패터닝 및 에칭이 행해진 후의 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 단면도.
도 10은 도 9의 공정들 후, 및 장치에 질화물 측벽 스페이서들 및 질화물 스페이서들이 형성되게 한 후의 비휘발성 메모리 장치의 단면도.
도 11은 도 10의 공정들 후 및 제어 게이트와 선택 게이트가 실리사이드화된 후에 비휘발성 메모리 장치의 단면도.
도 12는 2비트 저장 셀을 위한 실리사이드화된 제어 게이트 및 선택 게이트를 도시하는 도 4의 공정들 후에 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 단면도.
도 13은 도 4의 공정들 후 및 폴리실리콘이 폴리싱되어 제어 게이트를 형성한 후에 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 단면도.
도 14는 선택 게이트의 형성 및 제어 게이트 및 선택 게이트 둘 모두의 실리사이드화 후의 도 13의 비휘발성 메모리 장치의 단면도.
도 15는 제 1 폴리실리콘층을 형성하기 전에 나노클러스터들이 피착되게 하는 본 발명의 다른 실시예에 따른 비휘발성 장치의 단면도.
도 16은 층들이 패터닝되고 에칭된 후의 도 15로부터의 비휘발성 메모리 장치의 단면도.
도 17은 산화물 측벽 스페이서들의 형성 및 제 2 폴리실리콘층의 피착 후의 도 16으로부터의 비휘발성 메모리 장치의 단면도.
도 18은 제어 게이트들 및 선택 게이트들이 패터닝되고 에칭된 후의 도 17로부터 비휘발성 메모리 장치의 단면도.
도 19는 선택 게이트들 및 제어 게이트들을 위한 질화물 측벽 스페이서들 및 질화물 스페이서들의 형성 후의 도 18로부터 비휘발성 메모리 장치의 단면도.
도 20은 선택 게이트들 및 제어 게이트들의 실리사이드화 후의 도 19로부터의 비휘발성 메모리 장치의 단면도.
도 21은 다수의 실리사이드화된 제어 게이트들에 대한 콘택트를 도시하는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 단면도.
당업자들은 도면들에 요소들은 단순화 및 명확성을 위해 예시된 것이고 반드시 축척에 맞게 도시되지 않았음을 안다. 예를 들면, 도면들에서 일부 요소들의 치수들은 본 발명의 실시예들의 이해를 향상시킬 수 있게 다른 요소들에 비해 과장 되어 있을 수 있다.
도 1-8은 본 발명의 제 1 실시예에 따라 나노클러스터들 및 실리사이드화된 선택 게이트들 및 제어 게이트들을 포함하는 메모리 장치의 제조의 여러 단계들 동안의 반도체 장치의 단면도들을 도시한 것이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리(NVM) 장치(10)의 단면도이다. 메모리 장치(10)는 제 1 도전형에 반대되는 제 2 도전형의 딥 웰(deep well) 위에 놓여질 수 있는 제 1 도전형의 비트셀 웰들을 내포하는 기판(12)을 포함한다. 일 실시예에서, 제 1 도전형은 p형 도펀트를 포함하며 제 2 도전형을 n형 도펀트를 포함한다. 이들은 명확성을 위해 나타내지 않았지만 당업자들은 알고 있다. 또한, 메모리 장치는 샐로우 트렌치 분리와 같은 분리 구조(13)를 포함한다. 이외 LOCOS와 같은 분리 구조들도 고려된다.
도 2는 게이트 산화물 층(17)이 형성된 후의 메모리 장치(10)를 도시한 것이다. 전형적으로, 이러한 산화물은 근사적으로 20-50Å 정도이고 열적으로 성장되었다. 층(17)은 화학기상증착을 포함하는 그 외 다른 방법들에 의해 형성될 수도 있고 또한 실리콘 옥시나이트라이드, 산화하프늄, 산화알루미늄 등과 같은 다른 유전체로부터 형성될 수도 있다. 이어서, 제 1 폴리실리콘 층(19)이 산화물 층(17) 위에 형성된다. 폴리실리콘층(19)은 NVM 장치의 선택 게이트 부분을 위한 도전층으로서 작용할 것이다. 일 실시예에서, 폴리실리콘층(19)은 근사적으로 1000Å 두께이며 n형 도펀트를 포함한다. 질화물 층(21)이 폴리실리콘층(19) 위에 피착된다. 질화물 층(21)은 나중에 논의되는 바와 같이 후속되는 가공 단계들을 위한 에 칭 정지층(etch stop layer)으로서 사용될 수 있다. 다른 실시예들에서, 질화물 층(21)은 질화실리콘, 실리콘 옥시나이트라이드, 실리콘 농후 옥시나이트라이드(silicon rich oxynitride) 등을 포함할 수 있다. 질화물 층(21)은 근사적으로 700-1000Å 또는 이보다 더 두꺼우며 화학기상증착(CVD)을 포함한 통상의 공정들에 의해 형성된다.
도 3은 폴리실리콘층(19)이 통상적인 리소그래픽 및 에칭 방법들을 사용하여 패터닝되고 에칭된 후의 NVM 장치의 단면도이다. 이때, 제어 게이트가 될 영역 밑에 웰 도핑은 웰 주입 층(well implant lyaer; 23)을 가진 선택 게이트 밑의 웰 도핑과는 구별될 수 있다. 이 추가의 웰 주입은 제어 및 선택 게이트 문턱 전압들의 상대적 값들에 따라, n형 또는 p형일 수 있다.
도 4는 산화물층(25)의 형성 후의 메모리 장치의 단면도이다. 산화물층(25)은 근사적으로 50-70Å의 두께로 형성되고 열적으로 성장된다. 산화물 층(25)은 실리콘 옥시나이트라이드 또는 고 유전상수(고 K)와 같은 다른 유전체 재료일 수 있고 CVD, 원자층 피착(ALD) 등을 포함하는 다른 방법들에 의해 형성될 수 있다. 나노클러스터들(29)은 CVD, 에어로졸 피착 기술들, 스핀 온 코팅 기술들, 나노클러스터들을 형성하기 위해 박막을 어닐링하는 것과 같은 자기 조립 기술들 등에 의해 형성될 수 있다. 전형적인 나노클러스터들은 Si, SiGe, Al, Au, 실리콘 및 게르마늄 합금, 또는 다른 유형들의 도전성 재료, 또는 도핑되거나 도핑되지 않은 반도체 재료를 포함한다. 나노클러스터들은 5x1011cm-2 내지 1.0x1012cm-2 범위의 바람직한 밀도들, 및 50-150Å의 직경 또는 이보다 더 큰 직경 및 근사적으로 25%의 피복율(coverage)로 형성된다. 이어서 이전에 피착된 나노클러스터들(29)을 제어 게이트로부터 분리하는 유전체로서 작용하도록 유전체 층(27)이 피착될 수 있다. 유전체 층(27)은 전형적으로 SiO2이며 80-120Å의 두께로 피착될 수 있다. 유전체 층(27)은 또한 산화알루미늄과 같은 보다 높은 유전율(permittivity)의 층일 수도 있다. 제 2 폴리실리콘층(31)은 유전체(27) 위에 형성된다. 폴리실리콘(31)은 NVM 장치의 제어 게이트 부분을 위한 도전층으로서 작용할 것이다. 일 실시예에서, 폴리실리콘층(31)은 근사적으로 1500Å이며 p형 도펀트를 포함할 수 있다. 폴리실리콘층(31)의 두께는 제어 게이트의 요구되는 길이에 따를 것이며 따라서 1500Å 두께보다 작거나 클 수 있다.
이제 도 5로 가면, 측벽 스페이서 구성에서 제어 게이트(33)를 형성하기 위해 에칭 공정들이 수행된 후의 메모리 장치의 단면도가 도시된다. 일 실시예에서, 이방성 건식 에칭이 사용된다. 이어서, 장치의 제어 게이트 부분을 장치의 선택 게이트 부분으로부터 분리하는 나노클러스터들 및 산화물을 유지하면서 질화물 층(21)의 상면으로부터 나노클러스터들 및 산화물을 제거하기 위해 추가의 공정이 사용될 수 있다. 이것은 건식 에칭에 의해서 또는 건식 공정과 습식 공정과의 조합에 의해서 행해질 수 있고 또한 질화물 층(21)도 제거할 수 있다.
이어서 도 6에 도시된 바와 같은 선택 게이트들(37)을 형성하기 위해 리소그래픽 및 에칭 공정들이 사용된다. 선택 게이트(37)는 산화물 층(17)뿐만 아니라 폴리실리콘 층(19) 둘 모두로 구성된다. 이제 질화물 층(21)은 분리된 선택 게이트 영역들(37) 위에 질화물 층들(39)이다. 바람직한 실시예에서, 이어서 질화물 층들(39)이 제거된다. 이것은 마스크를 사용함이 없이 고온 인산에서 등방성 습식 에칭을 사용하여 수행될 수 있다. 이때 소스 및 드레인 확장부들은 공지의 주입 기술들에 의해 형성될 수 있다. 확장부들은 n형으로 도핑될 수 있다.
이어서, 전체 구조 위에 질화물 등의 재료의 층이 형성된다. 질화물은 CVD 또는 유사 공정들에 의해 형성될 수 있고 일 실시예에 따라 근사적으로 700Å일 수 있다. 이어서, 제어 게이트들(33)에 이웃한 측벽 스페이서들(41), 선택 게이트들(37)을 분리하는 측벽 스페이서들(42), 및 선택 게이트(37) 위에 놓이게 형성되는 임의의 추가의 재료들로부터 산화물층(25)을 분리하는데 더 작용할 측벽 스페이서들(43)을 형성하기 위해 통상의 이방성 질화물 에칭 공정이 사용될 수 있다. 측벽 스페이서들(41, 42, 43)이 도 7에 도시되었다.
도 8은 본 발명의 제 1 실시예에 따른 결과적인 구조의 단면도이다. 도 7의 구조는 선택 게이트 실리사이드(47), 제어 게이트 실리사이드(45), 및 실리사이드화된 소스 및 드레인 영역들(24)을 형성하기 위해 가공되었다. 바람직한 실시예에서, 티탄, 텅스텐, 코발트, 니켈, 합금 또는 이외 유사 재료의 층이 블랭킷으로 피착된다. 어닐링은 금속을 임의의 노출된 실리콘과 반응하게 하여 실리사이드를 형성한다. 후속하여 임의의 미반응된 금속이 제거된다. 이어서 최종의 어닐링이 수행될 수 있다. 결과는 실리사이드화된 영역들을 유전체 재료들에 의해 서로간에 전기적으로 분리되게 하는 실리사이드화된 제어 게이트들 및 선택 게이트들을 가진 메모리 장치이다. 측벽 스페이서들(41, 42, 43)은 실리사이드 내성 영역들(silicide resistant areas)이며, 따라서 근본적으로 변경되지 않은 채로 있게 될 것이다.
당업자는 이것을 선택 게이트 영역의 주의깊은 패터닝에 의해 보게 될 것이며, 제어 게이트 콘택트 영역을 규정하는데 있어 제어 게이트에 대한 어떠한 가외의 마스킹 단계도 필요하지 않게 되도록 제어 게이트 영역에 인접시키는 것이 가능할 것임에 유의한다. 선택 게이트(37)를 규정하는데 사용되는 마스킹 층은, 후속하는 측벽 스페이서 제어 게이트들(33)이 인접하고 리소그래픽에 의해 정의되는 콘택트가 패터닝될 수 있게 하는데 충분한 영역을 제공하게 하는 형상이다. 이것은 도 21에서 보다 쉽게 볼 수 있는데 이 도면에서 단일의 콘택트(100)가 전술한 실시예의 측벽 스페이서 방법에서 마련된 제어 게이트들(33)에 접촉하는 것으로 도시되었다.
도 9-11은 본 발명의 제 2 실시예에 따라 나노클러스터들 및 실리사이드화된 선택 게이트 및 제어 게이트를 포함하는 메모리 장치의 제조의 여러 단계들을 동안의 반도체 장치의 단면도들이다.
도 9로 가면, 제어 게이트(33)를 가진 단일 비트셀 장치가 되게 하는 바람직한 실시예에 따라 도 5의 구조가 패터닝 및 에칭된 후에 구조가 도시되었다. 단일 비트셀을 형성하기 위해 스페이서 제어 게이트의 형성에 이어 통상적인 마스킹 기술들이 사용된다. 도 9에 도시된 구조를 얻기 위해서 통상적인 건식 에칭 공정, 습식 에칭 또는 이들의 조합이 사용될 수 있다. 이어서, 고온의 인산에서 마스킹 된 또는 마스킹하지 않은 등방성 습식 에칭을 사용하거나, 통상적인 마스킹 기술들로 이방성 건식 에칭을 사용하여 질화물 층(21)이 제거될 수 있다.
이어서, 질화물 또는 유사 재료의 층이 전체 구조 상에 형성된다. 질화물은 CVD 또는 유사 공정들에 의해 형성될 수 있고, 일 실시예에 따라 근사적으로 700Å 일 수 있다. 이어서, 도 10에 단면도로 도시된 바와 같이 선택 게이트(37) 상에 놓여 형성되는 어떠한 추가의 재료들로부터 산화물 층(25)을 분리하게 더욱 작용할 측벽 스페이서(42) 및 측벽 스페이서(43)를 형성하기 위해 통상적인 이방성 질화물 에칭 공정이 사용될 수 있다.
도 11은 본 발명의 제 2 실시예에 따른 결과적인 구조의 단면도이다. 도 10의 구조는 선택 게이트 실리사이드(47), 제어 게이트 실리사이드(45), 및 실리사이드화된 소스 및 드레인 영역들(24)을 형성하기 위해 더욱 가공되었다.
도 12는 2비트 메모리 셀을 보인 본 발명의 제 3 실시예의 단면도이다. 도 4의 구조는 도 5에 대해 기술된 것과 유사한 방식으로 에칭되었다. 그러나, 이 실시예에서, 나노클러스터들(29), 산화물(25), 및 제어 게이트(33)를 제거하는 공정 단계는 선택 게이트(37) 밑에 제어 게이트들(33)을 리세스(recess)하도록 수행된다. 바람직한 실시예에서, 선택 게이트(37)는 나노클러스터들(29) 및 산화물(25)뿐만 아니라 제어 게이트들(33)의 이방성 에칭을 고려하여 마스킹되었다. 이방성 에칭과 등방성 에칭과의 조합이 수행될 수도 있다. 후속의 블랭킷 질화물 층의 형성에 이어 이방성 에칭이 이어진다. 이것은 측벽 스페이서들(44, 41)이 되게 한다. 이 실시예에서, 측벽 스페이서들(44)은 나노클러스터들(29) 및 산화물 층(25) 상에 놓이고 반면에 측벽 스페이서들(41)은 제어 게이트들(33) 상에 놓인다. 바람직한 실시예에서, 스페이서들(41)은 제어 게이트(33)의 작은 부분 상에만 놓인다. 티탄, 텅스텐, 코발트, 니켈, 합금 또는 이외 유사 재료와 같은 금속층이 블랭킷으로 피착되게 하는 추가의 가공이 수행된다. 어닐링은 금속을 임의의 노출된 실리콘과 반응하게 하여 실리사이드를 형성한다. 임의의 미반응된 금속이 이어서 제거된다. 이어서 최종의 어닐링이 수행될 수 있다. 결과는 실리사이드화된 선택 게이트들에 관하여 리세스된 실리사이드화된 제어 게이트들을 구비한 메모리 장치이다.
당업자는 단일 비트 메모리 셀이 2비트 메모리 셀에 대해 도 12에 기술된 방식으로 형성될 수도 있을 것임을 알 것이다. 단일 비트 메모리 셀에 있어서, 가공 결과는 도 12에 도시된 이중 스페이서와는 반대로 선택 게이트의 일 측 상에 단일 스페이서가 될 것이다.
도 13 및 도 14는 본 발명의 제 4 실시예에 따른 메모리 장치의 단면도들이다. 도 4의 구조로 시작하여, 질화물(21) 상에 놓인 나노클러스터들(29) 및 산화물(27)을 제거할 뿐만 아니라 제 2 폴리실리콘층(31)을 평탄화하기 위해서 화학기계식 폴리싱(CMP)과 같은 폴리시 공정이 사용된다. 구조의 최상의 평탄도를 달성하기 위해 복수의 슬러리들이 사용될 수도 있다. 폴리싱은 폴리실리콘층(31)에서 질화물 층(21)이 제거되었을 때 중지된다. 제 2 폴리실리콘층(31)의 평탄화를 위해 블랭킷 에치백 공정도 고려된다.
도 14는 본 발명의 제 4 실시예에 따른 메모리 장치의 단면도이다. 리소그 래픽 및 에칭 공정들은 제어 게이트들(33) 및 선택 게이트들(37)을 규정한다. 이방성 폴리실리콘 에칭이 바람직하다. 이때, 제 1 실시예를 위해 기술되고 도 6-8에 도시된 바와 같은 공정들이 수행될 수도 있다. 결과적인 구조는 리세스되고 실리사이드화된 선택 게이트들(37)을 구비한 근본적으로 평탄한 실리사이드화된 제어 게이트(33)이다.
도 15-20은 본 발명의 제 5 실시예에 따른 메모리 장치의 단면도들이다. 먼저 도 15로 가면, 게이트 산화물층(17)이 기판(12) 상에 놓이게 형성된다. 전형적으로 산화물층(17)은 근사적으로 50-70Å정도이며 열적으로 성장되었다. 층(17)은 화학기상증착을 포함하는 그 외 다른 방법들에 의해 형성될 수도 있고 이를테면 실리콘 옥시나이트라이드, 산화하프늄, 산화알루미늄, 등과 같은 다른 유전체로부터 형성될 수도 있다. 이어서 나노클러스터들(29)은 CVD 동안 섬(island) 성장에 의해서, 에어로졸 피착 기술들에 의해서, 스핀 온 코팅 기술들, 예를 들면 나노클러스터들을 형성하기 위해 박막을 어닐링하는 등의 자기 조립 기술들, 등에 의해 형성된다. 전형적인 나노클러스터들은 Si, SiGe, Al, Au, 실리콘 및 게르마늄 합금, 또는 이외 다른 유형들의 도전성 재료, 또는 도핑되거나 도핑되지 않은 반도체 재료를 포함한다. 나노클러스터들은 5x1011cm-2 내지 1.0x1012cm-2 범위의 바람직한 밀도들, 및 50-150Å의 직경 또는 이보다 더 큰 직경 및 근사적으로 25% 또는 그 이하의 피복율로 형성된다. 이어서, 후속하여 피착되는 나노클러스터들(29)을 제어 게이트로부터 분리하는 산화물로서 작용할 유전체 층(27)이 피착된다. 유전체 층(27)은 전형적으로 SiO2이며 80-120Å의 두께로 피착된다. 나노클러스터들(29) 상에 제 1 폴리실리콘층(19)이 형성된다. 폴리실리콘(19)은 NVM 장치의 제어 게이트 부분을 위한 도전층으로서 작용할 것이다. 일 실시예에서, 폴리실리콘층(19)은 근사적으로 1500Å 두께이다. 산화물 층이 폴리실리콘층(19) 상에 놓이게 형성된다. 산화물 층(49)이 CVD에 의해 피착될 수 있고 또는 열적으로 성장될 수도 있다. 바람직한 두께는 근사적으로 700-1000Å이다. 질화물 층(21)이 산화물 층(49) 위에 놓이게 형성된다. 질화물 층(21)은 나중에 논하는 바와 같이 후속 가공 단계들을 위한 에칭 정지층으로서 사용될 수 있다. 다른 실시예들에서, 층(21)은 질화실리콘, 실리콘 옥시나이트라이드, 실리콘 농후 옥시나이트라이드, 등을 포함할 수 있다. 질화물 층(21)은 근사적으로 700-1000Å 또는 이보다 더 두꺼우며 CVD을 포함한 통상의 공정들에 의해 형성된다.
이제 도 16으로 가면, 리소그래픽 및 에칭 공정들이 수행되어 패터닝된 제 1 게이트 구조가 되었다. 이 구조는 이어서 메모리 장치용의 제어 게이트를 형성한다.
도 17은 도 16으로부터의 구조 상에 더 가공한 후에 단면도이다. 산화물층(51)은 CVD 또는 유사 기술을 사용하여 피착된다. 이에 이어, 제어 게이트 폴리실리콘 구조(19) 상에 산화물 측벽 스페이서들을 형성하기 위해, 이방성 에칭이 사용된다. 산화물층(53)은 열적 성장에 의해서, 또는 CVD 등에 의해서 형성된다. 바람직한 두께는 20-50Å이다. 층(53)은 산화물들의 형성을 위해 이 기술에 공지 된 다른 방법들에 의해 형성될 수도 있다. 또한, 층(53)은 실리콘 옥시나이트라이드, 산화하프늄, 산화알루미늄 등과 같은 또 다른 유전체로부터 형성될 수 있다. 이어서, 제 2 폴리실리콘층(55)이 형성된다. 폴리실리콘(55)은 NVM 장치의 선택 게이트 부분을 위한 도전층으로서 작용할 것이다. 일 실시예에서, 폴리실리콘층(55)은 근사적으로 1500Å 두께이며 p형 도펀트를 포함할 수 있다. 이어서, 구조를 평탄화하기 위해 CMP와 같은 폴리시 공정이 사용된다.
이어서, 선택 게이트들(55)을 형성하기 위해 폴리실리콘층(5)이 패터닝되고 에칭된다. 이때 미세 마스크 패터닝을 용이하게 하기 위해서 전체 구조 상에 반사 방지 코팅(ARC)이 형성될 수 있다. 바람직한 실시예에서 질화물 층(49), 산화물 층(21), 폴리실리콘층(19), 나노클러스터들(29), 및 산화물 층(17)이 동시에 패터닝 및 에칭되어 어떤 것이 메모리 장치의 제어 게이트 부분을 될 것인가를 정의한다. 선택 게이트의 정의에 이어 행해지는 메모리 장치의 제어 게이트 부분을 위한 패터닝 및 에칭 공정도 고려된다. 결과적인 단면도가 도 18에 도시되었다.
도 19는 가공이 더 행해진 후에 메모리 장치의 단면도이다. 질화물 층(21)은, 바람직하게는 고온 인산에서 등방성 습식 에칭 또는 이방성 건식 에칭을 사용함으로써 제거되었다. 산화물층(49)도 제거되고 질화물 층(21)과 유사한 방식으로 제거될 수 있다. 결과적인 구조는 메모리 장치의 제어 게이트 부분이 메모리 장치의 선택 게이트 부분에 관하여 리세스된 구조이다. 이어서, 블랭킷 질화물 층이 형성되고 이것은 선택 게이트들을 위한 측벽들(57) 뿐만 아니라, 제어 게이트를 위한 측벽들(59, 61)을 형성하기 위해 이방성으로 에칭된다. 이때, 소스 및 드레인 영역들(23)은 이온주입 또는 이외 다른 기술들에 의해 형성될 수 있다.
도 20은 실리사이드화된 선택 게이트들(47), 실리사이드화된 제어 게이트들(45) 및 실리사이드화된 소스 및 드레인 영역들(24)을 형성하기 위해 가공이 행해진 후에 메모리 장치의 단면도이다. 전에 기술된 공정은 실리사이드화를 달성하기 위해 행해질 수도 있다.
콘택트 플러그의 형성 후에 메모리 장치가 도 21에 단면도로 도시되었다. 단면도는 도 8로부터 실리사이드화된 측벽 스페이서 제어 게이트들(33) 및 리세스되고 실리사이드화된 선택 게이트들(37)을 형성하기 위해 제공된 방법에 기초한다. 바람직한 실시예에서, 먼저 유전체 층이 도 20에 도시된 바와 같이 구조 상에 놓이게 형성된다. 유전체는 SiO2, BPSG, PSG, 스핀-온 유전체 등일 수 있다. 리소그래픽 및 에칭 공정들에 앞서 유전체의 평탄화가 수행될 수 있다. 제어 게이트의 밑에 있는 실리사이드에 접촉할 유전체 내 콘택트 홀을 정의하기 위해 통상적인 공정이 사용된다. 이어서 콘택트의 금속화가 행해진다. 이것은 배리어 피착 및 CVD 텅스텐 충전, 이에 이어 과잉의 텅스텐을 제거하기 위한 CMP 공정을 포함할 수 있다. 이외 이 기술에 공지된 다른 금속화 기술들인 선택적 텅스텐 공정도 고려된다. 전에 논한 바와 같이, 제어 게이트들(33)의 패터닝의 주의깊은 선택은 도시된 바와 같이 콘택이 제어 게이트들(33)에 접촉할 수 있게 한다.
일 실시예에서, 2-비트셀 메모리 장치는 선택 게이트들 및 제어 게이트들 모두가 실리사이드화되었고 제어 게이트들에 관하여 선택 게이트들이 리세스되게 한, 전하 저장을 위해 나노클러스터들을 사용하는 분할 게이트 장치를 포함한다. 제어 게이트들 및 선택 게이트들을 위한 실리사이드들은 선택 게이트의 도전 부분 상에 놓이는 적어도 스페이서 재료에 의해 서로 간에 분리된다. 나노클러스터들은 메모리 장치의 제어 게이트 부분 밑에 놓인다.
다른 실시예에서, 선택 게이트 및 제어 게이트 둘 다가 실리사이드화되었고 선택 게이트가 제어 게이트에 관하여 리세스되게 한, 전하 저장을 위해 나노클러스터들을 사용하는 단일 비트셀 메모리 장치가 제시된다. 제어 게이트 및 선택 게이트를 위한 실리사이드화들은 선택 게이트의 도전 부분 상에 놓이는 적어도 스페이서 재료에 의해 서로 간에 분리된다. 나노클러스터들은 메모리 장치의 제어 게이트 부분 밑에 놓인다.
다른 실시예에서, 선택 게이트 및 제어 게이트 둘 다가 실리사이드화된, 전하 저장을 위해 나노클러스터들을 사용하는 2비트 저장 셀이 제시된다. 제어 게이트들은 선택 게이트에 관하여 리세스된다. 제어 게이트들 및 선택 게이트를 위한 실리사이드들은 나노클러스터들 상에 놓이는 적어도 스페이서 재료에 의해 서로 간에 분리된다. 나노클러스터들은 메모리 장치의 제어 게이트 부분 밑에 놓인다.
다른 실시예에서, 제어 게이트들 및 선택 게이트들을 위한 도전층을 평탄화하기 위해 폴리시 공정이 사용된다. 추가의 가공은 제어 게이트들에 관하여 선택 게이트들을 리세스시킨다. 선택 게이트들 및 제어 게이트들 모두가 실리사이드화된다. 적어도 스페이서 재료는 선택 게이트의 실리사이드를 제어 게이트를 위한 실리사이드로부터 분리시킨다. 나노클러스터들은 메모리 장치의 제어 게이트 부분 밑에 놓인다.
또 다른 실시예에서, 메모리 장치의 선택적인 게이트 부분을 위한 도전층을 평탄하기 위해서 폴리시 공정이 사용된다. 메모리 장치의 제어 게이트 부분 밑에 나노클러스터들이 형성된다. 또, 선택 게이트들 및 제어 게이트들 모두가 실리사이드화되고 적어도 스페이서 재료에 의해 서로간에 분리된다. 이 실시예에서, 제어 게이트들은 선택 게이트 부분에 관하여 리세스된다.
발명이 특정한 도전형들 또는 전위의 극성에 관하여 기술되었을지라도, 당업자들은 도전형들 및 전위들의 극성들이 반대로 될 수도 있음을 안다.
앞에 명세서에서, 발명은 구체적인 실시예들을 참조하여 기술되었다. 그러나, 당업자는 이하 청구항들에 개시된 본 발명의 범위 내에서 다양한 수정들 및 변경들이 행해질 수 있음을 안다. 따라서, 명세서 및 도면들은 제약적인 의미가 아니라 예시적인 의미로 간주되어야 할 것이며, 모든 이러한 수정들은 본 발명의 범위 내에 포함되게 의도된다.
이익들, 다른 잇점들 및 문제들에 대한 해결책들이 구체적인 실시예들에 관하여 위에 기술되었다. 그러나, 이익들, 다른 잇점들, 문제들에 대한 해결책들 및, 이익들, 다른 잇점들, 또는 문제들에 대한 해결책들이 일어나게 하거나 보다 두드러지게 하는 어떠한 요소(들)이든, 어느 한 청구항 또는 모든 청구항들의 결정적인, 필요로 되는, 또는 필수적인 특징 또는 요소로서 파악되지 않는다. 여기에서 사용되는 "포함하다"라는 용어는 열거된 요소들을 포함하는 공정, 방법, 물품, 또는 장치가 이들 요소들만을 포함하는 것이 아니라 명백히 열거되지 않은 또는 이 러한 공정, 방법, 물품, 또는 장치에 본연의 다른 요소들을 포함할 수 있게, 비배타적 포함을 포괄하려는 것이다.

Claims (20)

  1. 반도체 장치 형성 방법에 있어서,
    반도체 기판을 제공하는 단계;
    실리콘을 포함하는 제 1 게이트 전극을 상기 반도체 기판 위에 형성하는 단계;
    실리콘을 포함하는 제 2 게이트 전극을 상기 반도체 기판 위에 상기 제 1 게이트 전극에 인접하게 형성하는 단계;
    상기 제 1 게이트 전극을 상기 제 2 게이트 전극에 관하여 리세싱하는 단계;
    상기 제 1 게이트 전극의 제 1 부분 위에 실리사이드 내성 피처(silicide resistant feature)를 형성하는 단계;
    상기 제 1 게이트 전극의 제 2 부분 위에 제 1 실리사이드를 형성하는 단계; ll및
    상기 제 2 게이트 전극 위에 제 2 실리사이드를 형성하는 단계를 포함하는, 반도체 장치 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 실리사이드를 형성하는 단계 및 상기 제 2 실리사이드를 형성하는 단계는 동시에 수행되는, 반도체 장치 형성 방법.
  3. 제 2 항에 있어서,
    상기 반도체 기판 내에 소스 영역을 형성하는 단계;
    상기 반도체 기판에 드레인 영역을 형성하는 단계;
    상기 소스 영역 위에 제 3 실리사이드를 형성하는 단계로서, 상기 제 3 실리사이드를 형성하는 단계는 상기 제 1 실리사이드를 형성하는 동안 형성되는, 상기 제 3 실리사이드 형성 단계; 및
    상기 드레인 영역 위에 제 4 실리사이드를 형성하는 단계로서, 상기 제 4 실리사이드를 형성하는 단계는 상기 제 1 실리사이드를 형성하는 동안 형성되는, 상기 제 4 실리사이드 형성 단계를 더 포함하는, 반도체 장치 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 게이트 전극을 형성하는 단계는 선택 게이트 전극을 형성하는 단계를 더 포함하고; 상기 제 2 게이트 전극을 형성하는 단계는 제어 게이트 전극을 형성하는 단계를 더 포함하는, 반도체 장치 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 게이트 전극을 형성하는 단계는 제어 게이트 전극을 형성하는 단계를 더 포함하고; 상기 제 2 게이트 전극을 형성하는 단계는 선택 게이트 전극을 형성하는 단계를 더 포함하는, 반도체 장치 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 게이트 전극은:
    상기 제 1 게이트 전극 위에 유전체 층을 형성하는 단계; 및
    상기 제 1 게이트 전극 위에 상기 유전체 층을 제거하는 단계를 더 포함하는, 반도체 장치 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 2 게이트 전극을 형성하는 단계는:
    실리콘을 포함하는 게이트 전극 재료를 상기 제 1 게이트 전극 위에 형성하는 단계; 및
    상기 제 2 게이트 전극을 형성하기 위해 상기 게이트 전극 재료의 적어도 일부를 제거하는 단계를 더 포함하는, 반도체 장치 형성 방법.
  8. 제 7 항에 있어서,
    상기 제 2 게이트 전극을 형성하기 위해 상기 게이트 전극 재료의 적어도 일부를 제거하는 단계는 상기 게이트 전극 재료를 에칭하는 단계를 포함하는, 반도체 장치 형성 방법.
  9. 제 7 항에 있어서,
    상기 제 2 게이트 전극을 형성하기 위해 상기 게이트 전극 재료의 적어도 일 부를 제거하는 단계는 상기 게이트 전극 재료를 폴리싱(polishing)하는 단계를 포함하는, 반도체 장치 형성 방법.
  10. 제 1 항에 있어서,
    실리콘을 포함하는 제 3 게이트 전극을 상기 반도체 기판 위에 상기 제 2 게이트 전극에 인접하게 형성하는 단계;
    상기 제 2 실리사이드에 인접하는 제 5 실리사이드를 상기 제 3 게이트 전극 위에 형성하는 단계; 및
    상기 제 2 실리사이드 및 상기 제 5 실리사이드 위에 콘택트를 형성하는 단계를 더 포함하는, 반도체 장치 형성 방법.
  11. 제 1 항에 있어서,
    실리사이드 내성 피처를 형성하는 단계는:
    유전체 층을 상기 반도체 기판 위에 형성하는 단계; 및
    상기 유전체 층을 에칭하는 단계를 포함하는, 반도체 장치 형성 방법.
  12. 제 1 항에 있어서,
    상기 제 1 실리사이드를 형성하는 단계는 상기 실리사이드 내성 피처에 인접하게 상기 제 1 실리사이드를 형성하는 단계를 더 포함하는, 반도체 장치 형성 방법.
  13. 반도체 장치 형성 방법에 있어서,
    반도체 기판을 제공하는 단계;
    실리콘을 포함하는 제 1 게이트 전극을 상기 반도체 기판 위에 형성하는 단계;
    제 2 게이트 전극을 상기 반도체 기판 위에 형성하는 단계로서, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 분할 게이트 전극(split gate electrode)의 일부인, 상기 제 2 게이트 전극 형성 단계;
    상기 제 1 게이트 전극을 상기 제 2 게이트 전극에 관하여 리세싱하는 단계;
    상기 제 1 게이트 전극 위에 유전체 스페이서(dielectric spacer)를 형성하는 단계;
    상기 제 1 게이트 전극 위에 제 1 실리사이드를 형성하는 단계; 및
    상기 제 1 실리사이드를 형성하는 동안 상기 제 2 게이트 전극 위에 제 2 실리사이드를 형성하는 단계를 포함하는, 반도체 장치 형성 방법.
  14. 제 13 항에 있어서,
    상기 반도체 기판 내에 소스 영역을 형성하는 단계;
    상기 반도체 기판에 드레인 영역을 형성하는 단계;
    상기 소스 영역 위에 제 3 실리사이드를 형성하는 단계로서, 상기 제 3 실리사이드를 형성하는 단계는 상기 제 1 실리사이드를 형성하는 동안 형성되는, 상기 제 3 실리사이드 형성 단계; 및
    상기 드레인 영역 위에 제 4 실리사이드를 형성하는 단계로서, 상기 제 4 실리사이드를 형성하는 단계는 상기 제 1 실리사이드를 형성하는 동안 형성되는, 상기 제 4 실리사이드 형성 단계를 더 포함하는, 반도체 장치 형성 방법.
  15. 제 13 항에 있어서,
    상기 제 2 게이트 전극을 형성하는 단계는:
    실리콘을 포함하는 게이트 전극 재료를 상기 제 1 게이트 전극 위에 형성하는 단계; 및
    상기 게이트 전극 재료를 에칭하는 단계 및 상기 게이트 전극 재료를 폴리싱하는 단계 중 하나로부터 선택되는 방법에 의해서 상기 게이트 전극 재료의 적어도 일부를 제거하는 단계를 더 포함하는, 반도체 장치 형성 방법.
  16. 제 13 항에 있어서,
    실리콘을 포함하는 제 3 게이트 전극을 상기 반도체 기판 위에 상기 제 2 게이트 전극에 인접하게 형성하는 단계;
    상기 제 2 실리사이드에 인접하는 제 5 실리사이드를 상기 제 3 게이트 전극 위에 형성하는 단계; 및
    상기 제 2 실리사이드 및 상기 제 5 실리사이드 위에, 상기 제 2 실리사이드에 인접하는 콘택트를 형성하는 단계를 더 포함하는, 반도체 장치 형성 방법.
  17. 제 13 항에 있어서,
    상기 제 1 게이트 전극 위에 상기 유전체 스페이서를 형성하는 단계는:
    상기 반도체 기판 위에 유전체 층을 형성하는 단계; 및
    상기 유전체 층을 이방성 에칭하는 단계를 포함하는, 반도체 장치 형성 방법.
  18. 반도체 장치 형성 방법에 있어서,
    반도체 기판을 제공하는 단계;
    상기 반도체 기판 위에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층 위에 제 1 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극 위에 질화물을 형성하는 단계;
    상기 반도체 기판 위에 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층 위에 제 2 게이트 전극을 형성하는 단계;
    상기 제 2 게이트 전극에 인접하여 제 1 측벽 스페이서를 형성하는 단계;
    상기 제 1 게이트 전극에 인접하여 제 2 측벽 스페이서를 형성하는 단계;
    상기 제 1 게이트 전극 위에 상기 질화물을 제거하는 단계;
    상기 질화물을 제거한 후 상기 제 1 게이트 전극의 제 1 부분 위에 스페이서를 형성하는 단계;
    상기 제 1 게이트 전극의 제 2 부분 위에 상기 스페이서에 인접하게 제 1 실 리사이드를 형성하는 단계; 및
    상기 제 2 게이트 전극 위에 제 2 실리사이드를 형성하는 단계로서, 상기 제 2 실리사이드는 상기 제 1 실리사이드를 형성할 때 형성되는, 상기 제 2 실리사이드 형성 단계를 포함하는, 반도체 장치 형성 방법.
  19. 제 18 항에 있어서,
    상기 제 1 측벽 스페이서를 형성하는 단계, 상기 제 2 측벽 스페이서를 형성하는 단계, 및 상기 스페이서를 형성하는 단계는 동시에 형성되는, 반도체 장치 형성 방법.
  20. 제 12 항에 있어서,
    상기 제 2 절연층을 형성하는 단계는 상기 제 2 절연층을 형성하는 단계를 포함하고, 상기 제 2 절연층은 이산 저장 소자들을 포함하는, 반도체 장치 형성 방법.
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