JP2017139336A - フラッシュメモリの構造とその動作法 - Google Patents
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Abstract
【課題】低価格且つ高性能1.5トランジスタ型フラッシュメモリをメモリ領域外との高い親和性で実現する。【解決手段】半導体基板上に犠牲膜となる層を形成し、その一部にU字型の溝を設けその溝内に多層絶縁膜を設け、その中の絶縁膜は例えばシリコン窒化膜で電荷蓄積層とする。さらに多層絶縁膜の上部に電気抵抗の小さい材料を設け、制御ゲート線とする。さらに制御ゲート線の側面に絶縁膜を介して自己整合で選択ゲート線を形成する。隣り合う制御ゲート線と選択ゲート線の両端には半導体基板と逆の導電型の半導体領域を設けソースとドレインとする。以上により、ソースとドレインと、その間に制御ゲート線と選択ゲート線が隣り合う1.5トランジスタ型フラッシュメモリを形成する。制御ゲート線のMOS型トランジスタは、電荷蓄積層であるシリコン窒化膜に電荷の注入や除去がされることでトランジスタの閾値が変わり、不揮発性メモリセルとして働く。【選択図】図1
Description
本発明は、電気的書き換え可能な不揮発性半導体記憶装置であるフラッシュメモリの構造とその読み出し、書き込みおよび消去法に関するものである。
現在において様々なNOR型フラッシュメモリの提案や実用化がされている。図16に示すように、主なフラッシュメモリの記憶素子として、フローティングゲートタイプ、シリコン上にシリコン窒化膜とその上下に絶縁膜を重ね、シリコン窒化膜に電荷を蓄積するフラッシュメモリのタイプ(以降SONOSと記す)の2種類が実用化されている(非特許文献1)。またフラッシュメモリの構造として、1トランジスタ、1.5トランジスタ、2トランジスタ及び3トランジスタ形状が実用化されている。それぞれ長所や短所が存在するが、セルサイズに注目すると1トランジスタに比べ、1.5トランジスタ2トランジスタ及び3トランジスタ形状は、トランジスタ数の増加によるセルサイズの増大という短所が存在する場合が多い。また1.5トランジスタ形状は、構造の複雑さに伴うコスト増が大きい。1トランジスタでのフローティングゲート型は一括消去のNOR型フラッシュメモリとしては広く使われているが、この構造は消去時に過消去を起こす可能性が高く、動作マージンが少ないという問題があった。
図17に従来の1.5トランジスタ型SONOSフラッシュメモリの断面図を、図18にそのメモリセルアレイの回路を示す(特許文献1)(非特許文献2)。図18に示すメモリセル30は、3層絶縁膜33を備えたMOSトランジスタである制御ゲート線32とゲート酸化膜上にMOSトランジスタである選択ゲート線36が、隣り合いP型シリコン基板31上に配置され、その両側にN型拡散層が形成されソース34及びドレイン35となっている。3層絶縁膜33は基板側よりシリコン酸化膜33−1、シリコン窒化膜33−2、シリコン酸化膜33−3の3層で構成されており、シリコン窒化膜33−2が電荷蓄積層である。
図18は、図17のメモリセル30を行列状に配置したメモリセルアレイ40を示す。このメモリセルアレイの行列配置において、制御ゲート線32と選択ゲート線36とソース線37は列方向に、ビット線38は行方向に配置される。隣り合う制御ゲート線32と選択ゲート線36の横のソース34とドレイン35はそれぞれソース線37とビット線38に接続され、メモリセルアレイ40は制御される。
メモリセル30の書き込みにソース近傍のホットエレクトロン注入(以降、SSIと記す)を行う。その際にソース線37におよそ5V、選択ビット線38におよそ0V、制御ゲート32におよそ10V、選択ゲート線36におよそ1Vの電圧を与えることで、選択ゲート線36のソース側で高いエネルギーを持つ電子が発生し、その一部分が電荷蓄積層のシリコン窒化膜33−2に注入され、制御ゲート線32のトランジスタの閾値が正の方向に変化し実施される。
メモリセル30の消去に価電子帯の電子の伝導帯へのトンネル現象(以降、BTBTと記す)を使用する。その際にソース線37に4V以上の高電圧を与え、ドレイン35は浮遊位又は0Vとし、制御ゲート線32におよそ−5V、選択ゲート線36におよそ0Vの電圧を与えることで、制御ゲート線32のドレイン側で高いエネルギーを持つ電子と正孔が発生し、その一部の正孔が電荷蓄積層のシリコン窒化膜33−2に注入され、制御ゲート線32のトランジスタの閾値が負の方向に変化し実施される。
図17に示す従来の1.5トランジスタ型SONOSフラッシュメモリでは、選択ゲート線の形成を先に行い、その選択ゲート線形状の横に自己整合で制御ゲート線を作成するため、選択ゲート線に制御ゲート線作成時の熱処理がかかってしまう。製造プロセスの複雑さを防ぐ事と製造コスト低減のために、選択ゲート線をメモリセルアレイ領域外の回路領域で使用される他トランジスタと同時に形成する場合、その他トランジスタに対しても同様に熱処理がかかってしまい、トランジスタ特性の悪化を伴う。またメモリセルアレイ領域外の回路領域で使用される他トランジスタの形成後にメモリセル用の3層絶縁膜33や制御ゲート線32を形成するため、メモリセルアレイ領域外の回路領域で使用される他トランジスタに影響の出ないように、その3層絶縁膜33や制御ゲート線32を周辺回路領域から除去する必要があり、複雑な製造プロセスとなっていた。また制御ゲート線と選択ゲート線のポリシリコン上に抵抗低減のために同時にシリコン金属膜層を作成していたが、その隣り合った制御ゲート線と選択ゲート線のショートのリスクが大きく製造の難しさも伴っていた。
Hideto Hidaka. "Evolution of Embedded Flash Memory Technology for MCU", in IEEE ICICDT 2011, Tech. dig.
Yoshiyuki Kawashima, Takashi Hashimoto, Ichiro Yamakawa "Investigation of the Data Retention Mechanism and Modeling for the High Reliability Embedded Split-Gate MONOS Flash Memory", in IEEE IRPS 2015
以上の様に、従来技術ではフラッシュメモリ製造の難しさ複雑さ、他周辺トランジスタへの影響を伴っていた。本発明はこれらの問題点を解決した1.5トランジスタ型フラッシュメモリを提供する事を目的とする。
本発明にかかるフラッシュメモリでは、図19に示すようにメモリセル部Pウェル1上に犠牲膜となる酸化膜24と窒化膜25を形成し、その一部にPウェルシリコンを露出させる様にU字型の溝を設けその溝内に多層絶縁膜4を設け、その中間の絶縁膜はシリコン窒化膜で電荷蓄積層とする。多層絶縁膜4の上部に電気抵抗の小さい材料を堆積し、制御ゲート線5とする。図20に示すように、制御ゲート線5の上に自己整合で絶縁膜12を形成後、犠牲膜である窒化膜25を除去する。図21に示すように、犠牲膜である酸化膜24の除去後ゲート絶縁膜6を形成し、絶縁膜12を上部に備えた制御ゲート線5の側面に自己整合でゲート絶縁膜6上にゲート線7と7′を形成する。図22に示すように、ゲート線7′部を除去して選択ゲート線7のみを残す。隣り合う制御ゲート線5と選択ゲート線7の両端にはメモリセル部Pウェル1と逆の導電型の半導体領域3−1と3−2を設けソースとドレインとする。以上により、ソースとドレインと、その間に制御ゲート線5と選択ゲート線7が隣り合う2つの並列したMOSトランジスタが形成され1つのメモリセルとなる。ゲート線7に直行する方向に素子分離用にメモリセル部Pウェル1上に素子分離領域が形成されている。又、素子分離領域を隔てた別の隣り合うメモリセル部にも同様に制御ゲート線5と選択ゲート線7とソースとドレインの拡散層が形成されていて、それぞれのドレイン、制御ゲート5と選択ゲート7の下のPウェル部は素子分離領域で電気的に絶縁されている。ゲート線は素子分離領域上で隔てられた両隣のメモリセル間で繋がっており、共有ゲート材となっている。それぞれの制御ゲート線5のMOS型トランジスタは、電荷蓄積層であるシリコン窒化膜に電荷の注入や除去がされることでトランジスタの閾値が変わり、不揮発性メモリセルとして働く。
図19から図22に示す製造方法の概略通り、制御ゲート線5を作成した後に自己整合で選択ゲート線7の作成となり、メモリセルアレイ領域外の周辺回路領域で使用される他トランジスタは、熱処理に伴うトランジスタの特性悪化などの影響がほぼ与えられない状態で選択ゲート線7と同時形成することが可能となる。
また図19から図22に示す製造方法の概略通り、制御ゲート線5を作成してから選択ゲート線7並びにメモリセルアレイ領域外の周辺回路領域で使用される他トランジスタを作成するので、メモリセルアレイ領域外の周辺回路領域で使用される他トランジスタへの製造プロセスの影響はほぼ無い状況となり、複雑であった1.5トランジスタのフラッシュメモリを簡単な製造プロセスで作成することが可能となる。
また従来は図17の制御ゲート線32はポリシリコンとシリコン金属膜の複合膜であったが、本発明では図19から図22に示す製造方法の概略通り、制御ゲート線5を全て金属とすることにより配線抵抗を下げることが可能となる。
また従来は図17の制御ゲート線32と選択ゲート線36のポリシリコン上に同時に抵抗低減のためのシリコン金属膜層を作成していたので、その隣り合った制御ゲート線32と選択ゲート線36のショートのリスクが大きかったが、本発明では図19から図22に示す製造方法の概略通り、制御ゲート線5を金属層で作成した後に絶縁膜で覆い、その後でシリコン金属膜の層を含めた選択ゲート線7の作成となり、隣り合った制御ゲート線5と選択ゲート線7のショートのリスクが大きく下がる。
また図19から図22に示す製造方法の概略通り、制御ゲート線5のU字型の溝エッチングでのメモリセル部Pウェル1の表面部分のエッチング深さを意図的に調節出来るので、制御ゲート線5の多層絶縁膜下の高さと選択ゲート線7下の高さの関係も意図的に調整可能となる。この高さの調整により、フラッシュメモリの書き込みや消去や読み込みに対しての最適化が容易に可能となる。
また制御ゲート線5の横に選択ゲート線7を設置する事により、選択ゲート線7トランジスタによるソースとドレイン間のパンチスルー制御を可能となる。このことにより制御ゲート線5と選択ゲート線7のチャネル長を短く出来、メモリセル面積の縮小が可能となる。
また制御ゲート線5の横に選択ゲート線7を設置する事によるSSIメモリセルの書き込が可能となり、ビット線の低電圧化が可能となる。
また図19から図22に示す製造方法の概略通り、制御ゲート線5のU字型の溝エッチングの際に、素子分離領域部分を他の部分より意図的に高くしたり低くしたりすることが可能となる。このことにより、素子分離領域部分の制御ゲート線5下部と素子分離領域部分以外の部分に段差を作ることが可能となり、フラッシュメモリのメモリセルトランジスタのチャネル領域をメモリセル部Pウェル1上部平面部分のみでなく側面も使用することが出来、セルトランジスタの電流増加によるデータの読み込み速度の向上が可能となる。
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。また以下においてフラッシュメモリを例として説明しているが、本発明はそれに限定するものでない。また本明細書の説明において開示された実施形態に限定するものでもない。
(実施形態)
(実施形態)
図1、図2は本発明のメモリセルアレイの構造を示す鳥瞰図である。又図3はその平面図を示す。メモリセル部Pウェル1に素子分離領域2が形成され、次に制御ゲート線5をU字型で形成し、その次にその制御ゲート線5の横に選択ゲート線7を自己整合にて形成する。隣り合う制御ゲート線5と選択ゲート線7の横に、ソース及びドレイン領域としてN型拡散層3が形成される。このN型拡散層3が各メモリセルのドレインとしてビットコンタクトN型拡散層3−1あるいはソースとしてソースコンタクトN型拡散層3−2となる。各制御ゲート線5下の多層絶縁膜4下の高さがN型拡散層3表面とほぼ同じ高さで形成される場合である図1と、素子分離領域2において各制御ゲート線5下の多層絶縁膜4下の高さが素子分離領域以外の部分より低い高さで形成される場合である図2の両方が存在する。素子分離領域2は隣り合う制御ゲート線5と選択ゲート線7に対し直行するように線状に設けられ、N型拡散層3−1あるいは3−2を隣接メモリセルのそれと各々分離する。又多層絶縁膜4が制御ゲート線5の側面と下部を覆う形状となっている。多層絶縁膜4は例えば3層の絶縁膜から成り、第2層目の絶縁膜はメモリセルの電荷蓄積層として、正ないし負の電荷を蓄積する。
図15にメモリセルアレイと周辺回路部を内包したシリコン基板の構造を示す。周辺回路部はP型シリコン基板16上に形成される。メモリセルアレイ領域はP型シリコン基板16上にメモリセル部Nウェル17を設け、その内部にメモリセル部Pウェル1を設ける。メモリセルはメモリセル部Pウェル1上に形成する。P型シリコン基板表面16の電位はP型シリコン基板コンタクト用P型拡散層20経由で与え、メモリセル部Nウェル17の電位はメモリセル部Nウェル部コンタクト用N型拡散層18経由で与え、メモリセル部Pウェル1の電位はメモリセル部Pウェル部コンタクト用P型拡散層19経由で与える。またメモリセル部Pウェル1とメモリセル部Nウェル17に正電位を与えない場合、又はP型シリコン基板16に負電位が与えられることがない場合は、図15に示すウェル構造を省略して、P型シリコン基板16にメモリセルを形成する事も可能である。また本明細書では周辺回路部にNウェル、Pウェルの無い構造を明記しているが、それに限定するものではなく、周辺回路の必要性によってNウェル、Pウェルを設ける事に制約はしない。
図3にビット線9とソース線11の配線を含めた平面図を示す。破線で囲まれた箇所が1メモリセルの領域となる。ビット線9とソース線11は互いに直行して走る金属配線であり、N型拡散層3より上部に位置し、ビット線9の金属配線とソース線11の金属配線は異なる層となる。ビット線コンタクト8は各メモリセルのN型拡散層3−1と接続しビット線9との間を電気的に接続する。ソース線コンタクト10は各メモリセルの他のN型拡散層3−2と接続しソース線11との間を電気的に接続する。隣り合う制御ゲート線5と選択ゲート線7とソース線11は平行に走り、ビット線9とは直行する。素子分離領域2はビット線9と平行である。
図4に、図3に対応するメモリセルアレイの回路図を示す。(図4は図3を90度回転したものになっている。)複数のメモリセルが並びメモリセルアレイを形成し、破線で囲まれた領域が1つのメモリセル領域である。1つのメモリセル領域には、隣り合う制御ゲート線5と選択ゲート線7が存在する。メモリセルアレイには複数の隣り合う制御ゲート線5と選択ゲート線7が平行に走り、制御ゲート線5下のゲート絶縁膜は多層絶縁膜4である。多層絶縁膜4は例えば3層の絶縁膜から成り、第2層目の絶縁膜はメモリセルの電荷蓄積層として、正ないし負の電荷を蓄積できる。メモリセルトランジスタのビットコンタクトN型拡散層3−1はビット線9に接続しており、又ソースコンタクトN型拡散層はソース線11に接続している。
図5は、図4に付随するメモリセルアレイの回路図である。図4で示した制御ゲート線5、選択ゲート線7、ビット線9、ソース線11に接続されるメモリセルの周辺回路として、制御ゲート線5が制御ゲート線ディコーダー、選択ゲート線7が選択ゲート線ディコーダー、ビット線9がセンスアンプ及びビット線ディコーダー、ソース線11がソース線ドライバーに接続することを示す。
図6は、図5に付随するメモリセルアレイの回路図であり、メモリセルアレイの各制御ゲート線5が接続されて共通化されていることを示す。実際に接続して共通化する制御ゲート線5の本数は、組み合わせとしての最小単位である2本から最大であるメモリセルアレイ内全てまで用途によって選択可能とする。また同様に、メモリセルアレイの各ソース線11が接続されて共通化されていることも示す。実際に接続して共通化するソース線11の本数は、組み合わせとしての最小単位である2本から最大であるメモリセルアレイ内全てまで用途によって選択可能とする。
図7に図3のA−A’の断面図を示す。メモリセル部Pウェル1の上に素子分離領域2がビット線9に平行に設けられているが、図7は素子分離領域2に並行する面で切った断面図になっている。制御ゲート線5の形状を元に自己整合で選択ゲート線7が形成され、制御ゲート線5と選択ゲート線7の間は多層絶縁膜4と多層絶縁膜と選択ゲート線間の絶縁膜14で分離されている。この多層絶縁膜と選択ゲート線間の絶縁膜14は省略することも可能とする。制御ゲート線5の下部と側壁に多層絶縁膜4があり、下部の多層絶縁膜4はゲート絶縁膜となる。選択ゲート線7の下部には選択ゲート線のゲート絶縁膜6がある。制御ゲート線5の上部には、制御ゲート線上絶縁膜12がある。ビット線コンタクト8と選択ゲート線7の間には、ビットコンタクト側ゲート横絶縁膜13−1があり、ソース線コンタクト10と制御ゲート線5の間には、ソースコンタクト側ゲート横絶縁膜13−2がある。ゲート横絶縁膜13−1と13−2は、各々別に、又は同時に省略することも可能とする。又Pウェル1上にN型拡散層3が設けられ、ビット線コンタクト8下がビットコンタクトN型拡散層3−1で、ビット線コンタクト8を介してビット線9に接続される。ソース線コンタクト10下がソースコンタクトN型拡散層3−2で、ソース線コンタクト10を介してソース線11に接続される。N型拡散層3−1は選択ゲート線のゲート絶縁膜6と横方向で重なる構造となるが、この重なりの値や比率に限定はない。N型拡散層3−2は多層絶縁膜4と横方向で重なる構造となるが、この重なりの値や比率に限定はない。制御ゲート線5、選択ゲート線7、ソース線11は平行に配置され、ビット線9、素子分離領域2と直行する配置となっている。配線間や素子間は、層間及び配線間の絶縁膜15で絶縁されている。
図8及び図9に図3のB−B’の断面図を示す。図8及び図9は、素子分離領域2の断面図となる。図9は図8に付随する断面図であって、素子分離領域2部分において制御ゲート線5下部が素子分離領域2以外の部分より低くなっている形態を示す。この制御ゲート線5下部の低くなる値や比率に限定はない。
図10に図3のC−C’の断面図を示す。図12は選択ゲート線7上の面で切った断面図となっている。制御ゲート線5の形状を元に自己整合で形成された選択ゲート線7は、下部に選択ゲート線のゲート絶縁膜6を有する。
図11及び図12に図3のD−D’の断面図を示す。図11及び図12は、図10に隣接する制御ゲート線5上の面で切った断面図となっている。制御ゲート線5は下部にゲート絶縁として多層絶縁膜4を有す。図12は図11に付随する断面図であって、素子分離領域2部分において制御ゲート線5下部が素子分離領域2以外の部分より低くなっている形態を示す。この制御ゲート線5下部の低くなる値や比率に限定はない。
図13に図3のE−E’の断面図を示す。図13は、図11及び図12に隣接するソース線11上の面で切った断面図となっている。
図14に図3のF−F’の断面図を示す。図14は、図10に隣接するビット線コンタクト8上の面で切った断面図となっている。
表1は本発明の動作を示す各ノードの電位の第1手法であり、消去、読み出しの動作モードの電位関係を示す。又表1に対応する回路図を図23に示す。制御ゲート線−1とビット線−1が選択されている場合、すなわちメモリセルMC11が選択されている場合を示す。本表1の書き込み方式はSSI書込みで、消去方式はBTBT消去で、図23の回路は共通ソース線方式と呼ばれる。
書き込みでは、図23の制御ゲート線−1とビット線−1の交点のメモリセルMC11が選択的に電荷蓄積層4−2に電子注入されて書き込まれ、他のメモリセルMC12、MC21およびMC22の電荷蓄積層には電子注入されず書き込まれない。図23において、ビット線−1には書き込みのための電位VBLP1を印加し、ビット線−2には書き込まないために電位VBLP2を印加し、制御ゲート線−1と制御ゲート線−2には書込みのための電位VCGPを印加し、選択ゲート線−1には書き込みのための電位VSGP1を印加し、選択ゲート線−2には書き込まないために電位V SGP2を印加し、ソース線には書き込みのための電位VSLPを印加し、メモリセル部のPウェルにはVGNDPの電位を印加する。ここでVBLP1はおよそ0V〜1V、VBLP2はおよそ1V〜2V、VCGPはおよそ7V〜12V、VSGP1はおよそ1V〜2V、VSGP2はおおよそ−2V〜0V、VSLPはおよそ4V〜7V、VGNDPはおよそ0Vが与えられる。選択されたメモリセルMC11では制御ゲート線−1と選択ゲート線−1のトランジスタがオン状態となり、ビット線―1からソース線へ電子が流れる。その際高いソース線電位VSLPと高い制御ゲート線−1電位VCGP1と比較的低い選択ゲート線−1電位VSGP1の関係により、制御ゲート線−1と選択ゲート線−1間のメモリセル部Pウェル表面部分にて電子が加速され、すなわちSSIにより電子がある確率で高エネルギーとなり、ゲート絶縁膜のバンド障壁を超えて電荷蓄積層4−2に注入される。そのためメモリセルMC11の制御ゲートのトランジスタの閾値が正の方向に変化し書き込みが実施される。メモリセルMC21では選択ゲート線−1電位VSGP1に対してビット線−2電位VBLP2が同じもしくは高いので、選択トランジスタはオフ状態となる。メモリセルMC12及びMC22は選択ゲート線−2電位VSGP2によって選択トランジスタがオフ状態となる。故にこれらの3つの非選択のメモリセルMC21、MC12、MC22は選択トランジスタがオフ状態のために電流は流れず、電子が電荷蓄積層4−2に注入されることはない。よって、非選択のメモリセルMC21、MC12、MC22の制御ゲートのトランジスタの閾値はメモリセルMC11への書き込みによって変化はしない。
表1と図23において消去は4つのメモリセル一括で行われるものとして、ソース線を共通としている。図6での解説の通り、実際に接続して共通化するソース線の本数は、最小である2本から最大であるメモリセルアレイ内全てのまで用途によって選択可能とする。一括消去されるメモリセルはソース線が共通のものであり、よってメモリセルアレイ内において同時に消去するメモリセルの単位はソース線の共通化単位毎に選択可能となる。
消去では、共通化したソース線に接続したメモリセルが選択される。図23の選択されたメモリセルMC11、MC21、MC12、MC22の電荷蓄積層4−2にBTBTにより正孔が注入されることにより、制御ゲートのトランジスタの閾値が負の方向に変化し消去が実施される。図23において、ビット線−1とビット線−2は消去のための電位VBLE1の印加もしくは浮遊電位とし、制御ゲート線−1と制御ゲート線−2は消去のための電位VCGE1を印加し、選択ゲート線−1と選択ゲート線−2は消去のための電位VSGE1を印加もしくは浮遊電位とし、ソース線には消去のための電位VSLE1を印加し、メモリセル部のPウェルにはVGNDEの電位を印加する。ここでVBLE1はおよそ0V、VCGE1はおよそ−3V〜−6V、VSGE1はおよそ0V、VSLE1はおよそ4V〜7V、VGNDEはおよそ0Vが与えられる。図23の選択されたメモリセルMC11、MC21、MC12、MC22では、制御ゲート線−1と制御ゲート線−2の電位VCGE1、選択ゲート線−1と選択ゲート線−2の電位は選択トランジスタでチャネルがカットオフ出来るVSGE1もしくは浮遊電位にして、ソース線の電位VSLE1にBTBTを起こす以上の正電圧を印加することにより、制御ゲート線のソース線側で高いエネルギーを持つ電子と正孔が発生し、その一部の正孔が制御ゲート線−1と制御ゲート線−2の電位VCGE1がPウェル電位VGNDEより低いために電荷蓄積層のシリコン窒化膜4−2に注入され、制御ゲートのトランジスタの閾値が負の方向に変化し消去が実施される。
図23において選択メモリセルMC11すなわち制御ゲート線−1とビット線−1の交点のメモリセルを読み出す場合は、ビット線−1には読み込みのための電位VBLを印加し、ビット線−2には読み込まないための電位VBLUの印加もしくは浮遊電位とし、制御ゲート線−1と制御ゲート線−2には読み込みのための電位VCGを印加し、選択ゲート線−1には読み込みのための電位VSGを印加し、選択ゲート線−2には読み込まないための電位V SGUを印加し、ソース線には読み込みのための電位VSLを印加し、メモリセル部のPウェルにはVGNDを印加する。この際、制御ゲート線−1と制御ゲート線−2を別電位とし、非選択の制御ゲート線−2を読み込まないための電位VCGUとすることも可能とする。ここでVBLはおよそ0.5V〜2V、VBLUはおよそ0V〜0.5V、VCGはおよそ0V〜3V、VCGUはおよそ−2V〜0V、VSGはおよそ1V〜2V、VSGUはおよそ−2V〜0V、VSLはおよそ0V〜0.5V、VGNDはおよそ0Vが与えられる。ここで、選択メモリセルMC11の制御ゲートのトランジスタの閾値が制御ゲート線−1の電位VCGより低ければビット線−1からソース線へ電流が流れ、制御ゲートのトランジスタの閾値が制御ゲート線−1の電位VCGより高ければ電流は流れない。電流の有無に関しては、図5、図6に示す通り、ビット線に繋がるセンスアンプにて検知され、"0"、"1"の判定とともにデータとなる。ビット線−2はビット線ディコーダーにて非選択となっており、センスアンプに繋がることはなくデータ検知はされない。
表2は本発明の動作を示す各ノードの電位の第2手法であり、消去、読み出しの動作モードの電位関係を示す。又表2に対応する回路図を図23に示す。
表2の書き込み読み出しは表1と同じであり、表2での説明は省略する。表2と図23において消去は4つのメモリセル一括で行われるとして記載している。FNトンネルで一括消去されるメモリセルはPウェルが共通なメモリセルアレイブロックであり、よって共通Pウェルのメモリセルアレイブロックの設定により、消去するメモリセルの数は選択可能となる。
消去では、Pウェルの共通化されてメモリセルが選択となる。図23の選択されたメモリセルMC11、MC21、MC12、MC22の電荷蓄積層4−2内に保持されている電子が、トンネル効果により抜かれることで制御ゲートのトランジスタの閾値が負の方向に変化し消去が実施される。図23において、ビット線−1とビット線−2は消去のための電位VBLE2の印加もしくは浮遊電位とし、制御ゲート線−1と制御ゲート線−2は消去のための電位VCGE2を印加し、選択ゲート線−1と選択ゲート線−2は消去のための電位VSGE2の印加もしくは浮遊電位とし、ソース線には消去のための電位VSLE2の印加もしくは浮遊電位とし、メモリセル部のPウェルには消去のための電位VPWEを印加する。ここでVBLE2とVSGE2とVSLE2とVPWEはおよそ5V〜7V、VCGE2はおよそ−5V〜−8V が使用される。また、VBLE2とVSGE2とVSLE2とVPWEはおよそ0V且つVCGE2はおよそ−10V〜−15V の場合もある。図23の選択されたメモリセルMC11、MC21、MC12、MC22では、制御ゲート線−1と制御ゲート線−2の電位VBLE2とPウェルの電位VPWE間の高い電圧差により電荷蓄積層4−2内に保持されている電子がトンネル効果によりPウェルに抜かれることで制御ゲートのトランジスタの閾値が負の方向に変化し消去が実施される。
図19から図22に、本発明のメモリセル製造方法概略の一例を示す。
図19に示すように、先ずメモリセル部Pウェル1上に犠牲膜となる酸化膜24と窒化膜25を形成し、その一部にU字型の溝を設けその溝内に多層絶縁膜4を設け、その中の絶縁膜はシリコン窒化膜で電荷蓄積層とする。多層絶縁膜4の上部に電気抵抗の小さい材料を設け、制御ゲート線5とする。
図19に続く図20に示すように、制御ゲート線5の上に自己整合で絶縁膜12を形成後、犠牲膜である窒化膜25を除去する。
図20に続く図21に示すように、犠牲膜である酸化膜24の除去後、絶縁膜12を上部に備えた制御ゲート線5の形状を元に自己整合でゲート絶縁膜6上にゲート線7を形成する。
別の制御ゲート線5の作成手法として、自己整合を用いないで、周辺ゲートと同様の通常のゲート作成方法を用いるとの方法も可能とする。
別の制御ゲート線5の作成手法として、自己整合を用いないで、周辺ゲートと同様の通常のゲート作成方法を用いるとの方法も可能とする。
図21に続く図22に示すように、ソース側のゲート線7を除去する事によって選択ゲート線7を形成する。隣り合う制御ゲート線5と選択ゲート線7の両端にはメモリセル部Pウェル1と逆の導電型の半導体領域を設けソースとドレインとする。この際、選択ゲート線7、及び選択ゲート線のゲート絶縁膜6を他のトランジスタものと共有化することか可能となる。
以上の実施形態の説明において、あくまでも値、材料、動作、回路は一般的なものであり、本発明の趣旨である構造と動作方法に対して限定を設けるものではない。
以上の実施形態において、ゲート絶縁膜5については3層の絶縁膜を例にして説明して来たが、本発明はこれに限らず、例えば、1層目の絶縁膜としても薄いシリコン酸化膜、シリコン窒化膜やアルミナ膜などを積層した多層絶縁膜を使用し、2層目の電荷蓄積層としてシリコン窒化膜の他、ハフニウム酸化膜やアルミナ膜あるいはそれらの積層膜を使用し、3層目の絶縁膜としてシリコン酸化膜の他、アルミナ膜やシリコン窒化酸化膜あるいはそれらの積層膜を使用する事ができる。さらに、他の高誘電率や低誘電率の絶縁膜を使用する事もできる。また、電荷蓄積層として、シリコン、金あるいは白金などの微粒子を絶縁膜中に分散させたナノクリスタルと言われる構造も使用できる。
高性能の1.5トランジスタ型フラッシュメモリを、低価格、他トランジスタとの高い親和性での提供が可能となる。
1 メモリセル部Pウェル
2 素子分離領域
3 N型拡散層
3−1 ビットコンタクトN型拡散層
3−2 ソースコンタクトN型拡散層
4 多層絶縁膜
4−1 1層目の絶縁膜
4−2 2層目の絶縁膜で電荷蓄積層
4−3 3層目の絶縁膜
5 制御ゲート線
6 選択ゲート線のゲート絶縁膜
7 選択ゲート線
8 ビット線コンタクト
9 ビット線
10 ソース線コンタクト
11 ソース線
12 制御ゲート線上絶縁膜
13 ゲート横絶縁膜
13−1 ビットコンタクト側ゲート横絶縁膜
13−2 ソースコンタクト側ゲート横絶縁膜
14 多層絶縁膜と選択ゲート線間の絶縁膜
15 層間及び配線間の絶縁膜
16 P型シリコン基板
17 メモリセル部Nウェル
18 メモリセル部Nウェル部コンタクト用N型拡散層
19 メモリセル部Pウェル部コンタクト用P型拡散層
20 P型シリコン基板コンタクト用P型拡散層
21 メモリセル部Nウェル電位
22 メモリセル部Pウェル電位
23 P型シリコン基板電位
24 酸化膜
25 窒化膜
2 素子分離領域
3 N型拡散層
3−1 ビットコンタクトN型拡散層
3−2 ソースコンタクトN型拡散層
4 多層絶縁膜
4−1 1層目の絶縁膜
4−2 2層目の絶縁膜で電荷蓄積層
4−3 3層目の絶縁膜
5 制御ゲート線
6 選択ゲート線のゲート絶縁膜
7 選択ゲート線
8 ビット線コンタクト
9 ビット線
10 ソース線コンタクト
11 ソース線
12 制御ゲート線上絶縁膜
13 ゲート横絶縁膜
13−1 ビットコンタクト側ゲート横絶縁膜
13−2 ソースコンタクト側ゲート横絶縁膜
14 多層絶縁膜と選択ゲート線間の絶縁膜
15 層間及び配線間の絶縁膜
16 P型シリコン基板
17 メモリセル部Nウェル
18 メモリセル部Nウェル部コンタクト用N型拡散層
19 メモリセル部Pウェル部コンタクト用P型拡散層
20 P型シリコン基板コンタクト用P型拡散層
21 メモリセル部Nウェル電位
22 メモリセル部Pウェル電位
23 P型シリコン基板電位
24 酸化膜
25 窒化膜
Claims (9)
- シリコン基板上又はシリコン基板上のウェル上に犠牲膜を形成し、その犠牲膜にU字形状の溝を形成し、溝内に多層絶縁膜とその内側に制御ゲートが積層され、また制御ゲートに隣接して選択ゲートが形成され、多層絶縁膜の中の層に電荷蓄積層を有することを特徴とする不揮発性半導体メモリ。
- 制御ゲートの形成を先に行い、その制御ゲートの側面に絶縁膜を介して自己整合で制御ゲートを作成することを特徴とする請求項1の不揮発性半導体メモリ。
- 制御ゲートが、金属などの電気抵抗の低い材料で構成されていることを特徴とする請求項1の不揮発性半導体メモリで、金属としては、チタン、窒化チタン、タングステン、アルミ、銅などの材料があげられ、混合材料や複合膜での構成も可能とする。
- メモリセルアレイ内の制御ゲート線が、任意の数で接続されて共有化されていることを特徴とする請求項1の不揮発性半導体メモリ。
- メモリセルアレイ内のソース線が、任意の数で接続されて共有化されていることを特徴とする請求項1の不揮発性半導体メモリ。
- 電荷蓄積層としてシリコン窒化膜, シリコン膜, 金属酸化膜, シリコン微粒子, 金属微粒子を用いることを特徴とする請求項1の不揮発性半導体メモリ。
- 制御ゲート線の多層絶縁膜下の高さを選択ゲート線下端の高さに比べて、同じ高さ、もしくは制御ゲート線の方が約100nm以下の範囲で低い、もしくは制御ゲート線の方が約100nm以下の範囲で高いことを特徴とする請求項1の不揮発性半導体メモリ。
- 素子分離領域部分の制御ゲート線下部を素子分離領域部分以外の部分に対して低くすることで、フラッシュメモリのメモリセルトランジスタのチャネル領域を半導体基板上部平面部分のみでなく素子分離領域の境界部上部側壁の一部も使用ことを特徴とする請求項1の不揮発性半導体メモリ。
- 選択ゲート線、及び選択ゲート線下のゲート絶縁膜をメモリセルアレイ以外の他のトランジスタと同時形成することを特徴とする請求項1の不揮発性半導体メモリ。
Priority Applications (3)
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