CN107039449B - 快闪记忆体 - Google Patents

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Abstract

本发明提供低价格且高性能的1.5电晶体型快闪记忆体，其与记忆体区域外部具有高相容性。本发明于基板上形成有牺牲膜，于该膜上设有U字形槽，于该槽内设置多层绝缘膜，该多层绝缘膜具有作为电荷蓄积层的氮化硅层。并且，于多层绝缘膜上设置低电阻材料作为控制闸极。且于控制闸极的侧面上的绝缘膜上自我对准形成选择闸极。相邻的控制闸极及选择闸极的两端分别设置与半导体基板为相反导电型的半导体区域，作为源极及汲极。借此形成1.5电晶体型快闪记忆体，包括源极、汲极且控制闸极及选择闸极于该源极、汲极之间相邻。具有控制闸极的MOS电晶体通过电荷蓄积层即氮化硅层被注入电荷或放出电荷而改变阈值电压，并作为非挥发性记忆体工作。

Description

快闪记忆体
技术领域
本发明关于可电子覆写的非挥发性半导体记忆装置即快闪记忆体的结构及其读取、写入及抹除法。
背景技术
目前有各种各样的NOR型快闪记忆体被提案或实用化。如图16所示，作为主要的快闪记忆体的记忆元件，有浮动闸极型、以及于硅上重叠氮化硅膜再于氮化硅膜的上下重叠绝缘膜，并于氮化硅膜蓄积电荷的快闪记忆体型(下称SONOS)两种被实用化。该快闪记忆体可参照Hideto Hidaka.“Evolution of Embedded Flash Memory Technology for MCU”,in IEEE ICICDT 2011,Tech.dig.。又，作为快闪记忆胞的结构，有“1电晶体”、“1.5电晶体”及“2电晶体”的形状被实用化。“1.5电晶体”为由两个电晶体形成的记忆体，但与“2电晶体”相较，两个电晶体之间的间隔为较狭窄的形状，故称为“1.5电晶体”以方便说明。这些构造分别有优缺点，但若注意单元尺寸，则相较于“1电晶体”，“1.5电晶体”及“2电晶体”的形状常有因电晶体数量增加而单元尺寸增大的缺点存在的情形。又，1.5电晶体形状因结构复杂而伴随很大的成本增加。1电晶体的浮动闸极型作为一并抹除的NOR型快闪记忆体被广泛使用，但其结构于抹除时发生过度抹除的可能性很高，有操作空间狭窄的问题。
图17表示以往的1.5电晶体型SONOS快闪记忆体的截面图，图18表示其记忆胞阵列的电路，可参照美国专利第5408115号说明书及Yoshiyuki Kawashima,TakashiHashimoto,Ichiro Yamakawa“Investigation of the Data Retention Mechanism andModeling for the High Reliability Embedded Split-Gate MONOS Flash Memory”,inIEEE IRPS 2015。图17所示的记忆胞30，由一个图面右侧具备三层绝缘膜33及该三层绝缘膜33上的控制闸极32的MOS型电晶体，以及一个于一层闸极氧化膜上具备选择闸极36的MOS电晶体构成。这些电晶体于P型硅基板31或P井上相邻配置，且两侧形成有N型扩散层，具有三层绝缘膜33的MOS型电晶体侧作为源极34，另一方作为汲极35。该三层绝缘膜33由基板侧起氧化硅膜(第18图中为33-1)、氮化硅膜(图18中为33-2)及氧化硅膜(图18中为33-3)的三层构成，氮化硅膜33-2为电荷蓄积层。
图18表示将图17的记忆胞30配置成行列状的记忆胞阵列40。该记忆胞阵列的行列配置中，连接至图17的记忆胞30的控制闸极32的控制闸极线32-1及32-2、连接至图17的记忆胞30的选择闸极36的选择闸极36-1及36-2以及源极线37于列方向配线，连接至图17的记忆胞30的汲极35的位元线38-1及38-2于行方向配线。源极34及汲极35分别并联于列方向，且分别连接至源极线37及位元线38-1或38-2，用以控制记忆胞阵列40。
记忆胞30的写入通过注入热电子(以下称SSI)来进行。此时通过对源极34施加约5V的电压、对汲极35施加约0V的电压、对控制闸极32施加约10V的电压并对选择闸极36施加约1V的电压，以产生高电场于选择闸极36及控制闸极32间的空间，而一部分具有高能量的电子被注入至作为电荷蓄积层的氮化硅膜33-2，使控制闸极32的电晶体的阈值电压增加。
记忆体30的抹除使用价电子对导带的穿隧现象(以下称BTBT)。此时通过对源极34施加4V以上的高电压、使汲极35为浮动电位或0V，对控制闸极32施加约5V的电压并对选择闸极36施加约0V的电压来引发BTBT，通过BTBT使具有控制闸极32的电晶体的源极侧产生具有高能量的电洞。电洞的一部分被注入至作为电荷蓄积层的氮化硅膜33-2，使控制闸极32的电晶体的阈值电压负变化。
图17所示的以往的1.5电晶体型SONOS快闪记忆体中，先进行选择闸极的形成，并于该选择闸极36形状旁自我对准(self-alignment)制作控制闸极32，故被施加对选择闸极36制作控制闸极32时的热处理。另一方面，为了避免工艺复杂并降低制造成本，一般而言选择闸极36与记忆胞阵列区域外的电路区域所使用的非挥发性半导体记忆体以外的电晶体同时形成。于此情形，对非挥发性半导体记忆体以外的电晶体也同样施加制作控制闸极32时的热处理，而伴随非挥发性半导体记忆体以外的电晶体特性的恶化。又，非挥发性半导体记忆体以外的电晶体形成后，形成记忆胞用的三层绝缘膜33或控制闸极32，故为了不影响非挥发性半导体记忆体以外的电晶体，有必要在非挥发性半导体记忆体以外的电路区域内不制作多余的该三层绝缘膜33或控制闸极32。此也使工艺复杂化。又，于控制闸极32及选择闸极36的多晶硅上同时制作硅金属膜层以降低电阻，但相邻的控制闸极32及选择闸极36的短路风险大，伴随提高制造的难度。
发明内容
如上所述，以往技术中，控制闸极后期制作成为工艺的难度及复杂度的主因，并且对非挥发性半导体记忆体以外的电晶体的影响也为严重问题。本发明的目的为提供一种解决这些问题的1.5电晶体型快闪记忆体。
本发明的快闪记忆体的制造步骤如图19所示，在P井1上形成作为牺牲膜的牺牲氧化膜24及牺牲氮化膜25，于其一部分设置U字形槽使P井1内的硅表面露出，于该槽内设置绝缘膜14及多层绝缘膜4，其中间的绝缘膜以氮化硅膜作为电荷蓄积层。多层绝缘膜4上堆积电阻小的材料作为控制闸极5。如图20所示，于控制闸极5上自我对准形成绝缘膜12后，去除牺牲氮化膜25。如图21所示，去除牺牲氧化膜24后，形成闸极绝缘膜6，于上部具有绝缘膜12的控制闸极5的左右及闸极绝缘膜6，自我对准形成闸极7及虚拟闸极7’。如图22所示，去除虚拟闸极7’，仅保留选择闸极7。相邻的控制闸极5及选择闸极7的两端设置与P井1为相反导电型的半导体区域作为源极及汲极。通过上述，两个并联的MOS电晶体自我对准形成并作为一个记忆胞，该电晶体包括源极及汲极，且源极及汲极之间有相邻的控制闸极5与选择闸极7。
如图19至图22所示的制造方法概略，制作控制闸极5后自我对准制作选择闸极7(先制作控制闸极)。因此，于记忆胞阵列区域外积体的非挥发性半导体记忆体以外的电晶体及选择闸极7，可于控制闸极制作后同时制作，不需担心伴随制作控制闸极5的热处理的非挥发性半导体记忆体以外的电晶体特性恶化等影响。
又如图19至图22所示的制造方法概略，先制作控制闸极5后，同时制作选择闸极7及记忆胞阵列区域外的非挥发性半导体记忆体以外的电路区域所使用的非挥发性半导体记忆体以外的电晶体，故对于记忆胞阵列区域外的非挥发性半导体记忆体以外的电路区域所使用的非挥发性半导体记忆体以外的电晶体，几乎没有控制闸极5的制造步骤的影响的状况，可将以往复杂的1.5电晶体快闪记忆体的工艺更换为简单的工艺。
又，以往图17的控制闸极32多晶硅与硅金属膜的复合膜，但本发明中，如图19至图22所示的制造方法概略，通过将控制闸极5全设为金属而可降低配线电阻。
又，以往于图17的控制闸极32及选择闸极36的多晶硅上同时制作硅金属膜层，故该相邻的控制闸极32及选择闸极36短路的风险大，但本发明中，如图19至图22所示的制造方法概略，以金属层制作控制闸极5后以绝缘膜覆盖，之后制作包括硅金属膜层的选择闸极7，则相邻的控制闸极5及选择闸极7短路的风险大幅降低。
又如图19至图22所示的制造方法概略，控制闸极5的U字形槽蚀刻的P井1表面部分的蚀刻深度可有意地调整，故控制闸极5的多层绝缘膜4底部的高度与选择闸极7的底部的高度的关系也可有意地调整。通过此高度的调整，可容易地对快闪记忆体的写入、抹除或读取进行最佳化。
又，通过在控制闸极5旁设置选择闸极7，可以使通过选择闸极7电晶体的源极及汲极间的击穿(punch through)控制变得可行。借此，可以使控制闸极5及选择闸极7的通道长度缩短，而可缩小记忆胞的面积。
又，通过在控制闸极5旁设置选择闸极7，用SSI进行记忆胞的写入变得可行，而可使位元线低电压化。
又如图2、图12及图19至图22所示的制造方法概略，蚀刻U字形槽时，可以有意地使控制闸极5的元件隔离区域2部分比其它部分高或低。借此，元件隔离区域2部分中，控制闸极5的元件隔离区域2部分与元件隔离区域2部分以外的部分可以制作落差，则快闪记忆体的记忆胞电晶体的通道区域不仅是P井1上部的平面部分，也可以扩张至侧面，可通过电晶体的电流增加使资料读取速度提升。
附图说明
图1：表示本发明的记忆胞的结构示意图；
图2：附属于图1的记忆胞的示意图，表示元件隔离区域中控制闸极线的下部比元件隔离区域以外的部分低；
图3：对应图1及图2的平面图；
图4：对应图1、图2及图3的记忆胞阵列的等效电路图；
图5：附属于图4的记忆胞阵列的等效电路图；
图6：附属于图4及图5的记忆胞阵列的等效电路图；
图7：图3的A－A’截面图；
图8：图3的B－B’截面图；
图9：附属于图8的图3的B－B’截面图，表示元件隔离区域中控制闸极底部比元件隔离区域以外的部分低；
图10：图3的C－C’截面图；
图11：图3的D－D’截面图；
图12：附属于图11的图3的的D－D’截面图，表示元件隔离区域中控制闸极底部比元件隔离区域以外的部分低；
图13：图3的E－E’截面图；
图14：图3的F－F’截面图；
图15：表示本发明的记忆胞阵列区域及非挥发性半导体记忆体以外的电路区域的井结构；
图16：表示以往的记忆胞种类的图；
图17：以往的记忆胞的截面图；
图18：对应图17的以往的等效电路图；
图19：本发明的快闪记忆体的制造方法的第一概略；
图20：本发明的快闪记忆体的制造方法的第二概略；
图21：本发明的快闪记忆体的制造方法的第三概略；
图22：本发明的快闪记忆体的制造方法的第四概略；
图23：对应表1及表2的等效电路图。
附图标记说明
1 P井
2 元件隔离区域
3 N型扩散层
3-1 N型扩散层(位元线侧、汲极)
3-2 N型扩散层(源极线侧、源极)
4 多层绝缘膜
4-2 第二层绝缘膜(电荷蓄积层)
5 控制闸极、控制闸极线
6 闸极绝缘膜
7 选择闸极、选择闸极线
7’ 虚拟闸极、虚拟闸极线
8 位元线接触
9 位元线
10 源极线接触
11 源极线接触
12 绝缘膜
13-1 用以调整汲极及闸极的间隔的位元线接触侧闸极侧面绝缘膜
13-2 用以调整源极及闸极的间隔的源极线接触侧闸极侧面绝缘膜
14 (多层绝缘膜旁的)绝缘膜
15 (层间及配线间的)绝缘膜
16 P型硅基板
17 (记忆胞部)N井
18 N型扩散层
19 P型扩散层
20 P型扩散层
21 N井电极
22 P井电极
23 基板电极
24 牺牲氧化膜
25 牺牲氮化膜
30 记忆胞
31 P型硅基板
32 控制闸极
32-1、32-3 控制闸极线
33 三层绝缘膜
33-1 氧化硅膜
33-2 氮化硅
33-3 氧化硅膜
34 汲极
35 源极
36 选择闸极
36-1 选择闸极线
36-2 选择闸极线
37 源极线
38-1 位元线
38-2 位元线
40 记忆胞阵列
具体实施方式
以下参照图式说明本发明的实施例。此外，以下实施例中，相同构成要素赋予相同符号。又，以下以快闪记忆体为例说明，但本发明不限定于此。并且，不限定于本说明书公开的实施例。
图1及图2表示本发明的记忆胞的结构示意图。如图1所示，在P井1上，与选择闸极7正交的方向上形成有用以分离元件的元件隔离区域2，该选择闸极7与记忆胞截面垂直地延伸。又，以元件隔离区域2隔开的其它相邻的记忆胞部同样形成有控制闸极5、选择闸极7以及源极及汲极的扩散层，各个汲极、控制闸极5、选择闸极7以及控制闸极5与选择闸极7下的通道相互于元件隔离区域2形成电绝缘。选择闸极7及控制闸极5于与元件隔离区域2正交的方向延伸，且横跨元件隔离区域2而被彼此相邻的记忆胞共享。具有控制闸极5的MOS型电晶体通过电荷蓄积层即氮化硅膜中注入或放出电荷使电晶体的阈值电压改变，作为非挥发性记忆体工作。图3表示其平面图。P井1表面上形成有元件隔离区域2，接着，控制闸极5形成于U字形槽内，又接着，该控制闸极5旁自我对准形成选择闸极7。另一方面，形成该元件隔离区域2、该控制闸极5及该选择闸极7后，相邻的控制闸极5及选择闸极7的两侧形成N型扩散层3作为源极及汲极区域。该N型扩散层3中，于一方即汲极(N型扩散层3-1)设置各记忆胞的位元线接触8，于另一方即源极(N型扩散层3-2)设置源极线接触。有以下两种情形存在：控制闸极5下的多层绝缘膜4下的高度形成为与N型扩散层3-1及3-2表面几乎相同高度的情形即图1，于元件隔离区域2中控制闸极5下的多层绝缘膜4下的高度形成为比元件隔离区域2外的部分还低的情形即图2。元件隔离区域2设置成线状以相对于相邻的控制闸极5及选择闸极7呈正交，使N型扩散层3-1或3-2与相邻的记忆胞的扩散层分别分离。又，多层绝缘膜4成为覆盖控制闸极5的侧面及底部的形状。多层绝缘膜4例如由三层绝缘膜形成，第2层绝缘膜作为记忆胞的电荷蓄积层，蓄积正或负电荷。
图15表示硅基板的截面构造，该硅基板内含记忆胞阵列及控制记忆胞的周边电路或其它逻辑电路。控制记忆胞的周边电路或其它逻辑电路形成于P型硅基板16上。记忆胞阵列区域中，首先于P型硅基板16上设置N井17，并于其内部设置P井1。记忆胞形成于P井1上。P型硅基板16表面的电位使用基板电极23通过P型扩散层20给予。N井17的电位N井电极21通过N型扩散层18给予。P井1的电位使用P井电极22通过P型扩散层19给予。不对P井1及N井17给予正电位的情形，或者未对P型硅基板16给予负电位的情形，可省略图15所示的井结构，并于P型硅基板16形成记忆胞。如此一来，本说明书中虽标示非挥发性半导体记忆体以外的电路部不具有N井、P井的结构，但本发明不限定于此，不限制依照非挥发性半导体记忆体以外的电路的必要性来设置N井、P井。
图3表示包括位元线9及源极线11的配线的平面图。以虚线包围之处为一个记忆胞的区域。位元线9及源极线11为相互平行延伸的金属配线，位于比N型扩散层3还上部，位元线9的金属配线与源极线11的金属配线为不同的层。位元线接触8与各记忆胞的N型扩散层3-1连接，且与位元线9之间电连接。图7至图9的控制闸极5及选择闸极7以横越记忆胞的方式延伸，具有作为配线的一部份的功能。就此意义而言，特别是着眼于记忆胞阵列或等效电路图的情形，也可称为控制闸极线5及选择闸极线7。源极线接触10与各记忆胞的其它N型扩散层3-2连接，且与源极线11之间电连接。相邻的控制闸极线5、选择闸极线7及源极线11平行延伸，且与位元线9正交。元件隔离区域2与位元线9平行。
图4表示对应图3的记忆胞阵列的电路图(图4为将图3旋转90度)。多个记忆胞排列形成记忆胞阵列，以虚线包围之处为一个记忆胞区域。一个记忆胞区域中，存在有相邻的控制闸极线5及选择闸极线7。记忆胞阵列中有多个相邻的控制闸极线5及选择闸极线7平行延伸，控制闸极线5下的闸极绝缘膜为多层绝缘膜4。多层绝缘膜4例如由三层绝缘膜形成，第二层绝缘膜4-2为可作为记忆胞的电荷蓄积层，蓄积正或负电荷。记忆胞的N型扩散层3-1通过位元线接触8连接位元线9，又，N型扩散层3-2通过源极线接触连接源极线11。
图5为附属于图3的记忆胞阵列的其它电路图，表示控制闸极线5连接控制闸极线解码器；选择闸极线7连接选择闸极线解码器；位元线9连接感测放大器及位元线解码器；以及源极线11连接源极线驱动器，作为与图4所示的控制闸极线5、选择闸极线7、位元线9及源极线11连接的记忆胞的周边电路。
图6为附属于图3的记忆胞阵列的其它电路图，表示记忆胞阵列的各控制闸极线5互相连接而成为共同控制闸极线。实际共同连接的控制闸极线5的数量，依照用途可选择由组合的最小单位即两条至最多即记忆胞阵列内全部控制闸极线5的数量。又，同样地，也表示记忆胞阵列的各源极线11互相连接而成为共同源极线。实际共同连接的源极线11的数量，依照用途可选择由组合的最小单位即两条至最多即记忆胞阵列内全部。
图7表示图3的A－A’截面图。P井1上设有元件隔离区域2，该元件隔离区域2与位元线9平行，但图7为在与元件隔离区域2平行的面切入的截面图。以控制闸极5的形状为基础，自我对准形成选择闸极7，控制闸极5与选择闸极7之间以多层绝缘膜4以及多层绝缘膜4与选择闸极7之间的绝缘膜14分离，该绝缘膜14在多层绝缘膜4与选择闸极线7之间。该在多层绝缘膜4与选择闸极7之间的绝缘膜14可以省略。控制闸极5的底部与侧壁有多层绝缘膜4，底部的多层绝缘膜4作为闸极绝缘膜。选择闸极7的底部有选择电晶体的闸极绝缘膜6。控制闸极5的上部有绝缘膜12。与非挥发性半导体记忆体以外的电晶体同样地，位元线接触8及选择闸极7之间有位元线接触侧闸极侧面绝缘膜13-1，以用以调整汲极及闸极的间隔，源极线接触10及控制闸极5之间有源极线接触侧闸极侧面绝缘膜13-2，以用以调整源极及闸极的间隔。用以调整汲极及闸极的间隔的位元线接触侧闸极侧面绝缘膜13-1及用以调整源极及闸极的间隔的源极线接触侧闸极侧面绝缘膜13-2可各自分别省略或同时省略。又，P井1上设有N型扩散层3-1及3-2，位元线接触8下为N型扩散层3-1，通过位元线接触8连接位元线9。源极线接触10下为N型扩散层3-2，通过源极线接触10连接源极线11。N型扩散层3-1为与选择闸极7的闸极绝缘膜6于横向方向上重叠的结构，但不限定该重叠的值或比例。N型扩散层3-2为多层绝缘膜4于横向方向上重叠的结构，但不限定该重叠的值或比例比例。控制闸极5、选择闸极7及源极线11平行配置，并与位元线9及元件隔离区域2正交配置。配线之间或元件之间以层间及配线间的绝缘膜15绝缘。
图8及图9表示图3的B－B’截面图。图8表示元件隔离区域2中，控制闸极5的底部与基板表面为相同高度的情形的截面图。图9为附属于图8的截面图，表示元件隔离区域2中，控制闸极5底部比元件隔离区域2以外的基板表面还低的情形的截面图。使该控制闸极5底部较低的值或比例没有限制。
图10表示图3的C－C’截面图。图10为在选择闸极线7上的面切入的截面图。以控制闸极线5的形状为基础并自我对准而形成的选择闸极线7，于下部具有选择闸极7的闸极绝缘膜6。
图11及图12表示图3的D－D’截面图。图11及图12为在控制闸极线5上的面切入的截面图，与图10相邻。控制闸极线5于底部具有多层绝缘膜4作为闸极绝缘膜。图12附属于图11的截面图，表示元件隔离区域2中，控制闸极线5的底部在元件隔离区域2以外的部分比基板表面还低的形态。使该控制闸极线5底部较低的值或比例没有限制。
图13表示图3的E－E’截面图。图13为在与图11及图12相邻的源极线11上的面切入的截面图。
图14表示图3的F－F’截面图。图14为在与图10相邻的位元线接触8上的面切入的截面图。
表1表示本发明的第一种电压施加方法，表示写入、抹除及读取模式下的电位关系。对应该表1的电路图以图23表示。若控制闸极线-1及位元线-1被选择，则记忆胞MC11被选择。本表1的写入方式为SSI写入，抹除方式为BTBT抹除。图23的电路称为共同源极线方式。
表1：表示本发明的第一种电压施加方法。
写入时，图23的控制闸极线-1及位元线-1的交点的记忆胞MC11被选择，MC11的电荷蓄积层4-2以SSI被注入电子。此时，其它记忆胞MC12、MC21及MC22的电荷蓄积层未被注入电子而未被写入。图23中，对位元线-1施加用以写入的电位VBLP1，对位元线-2施加电位VBLP2以不被写入，对控制闸极线-1及控制闸极线-2施加用以写入的电位VCGP，对选择闸极线-1施加用以写入的电位VSGP1，对选择闸极线-2施加电位VSGP2以不被写入，对源极线施加用以写入的电位VSLP，对P井1施加VGNDP电位。在此，VBLP1被给予约0V～1V的电压，VBLP2被给予约1V～2V的电压，VCGP被给予约7V～12V的电压，VSGP1被给予约1V～2V的电压，VSGP2被给予约-2V～0V的电压，VSLP被给予约4V～7V的电压，VGNDP被给予约0V的电压。被选择的记忆胞MC11中，控制闸极线-1及选择闸极线-1的电晶体为开启的状态，电流由位元线-1流至源极线。此时，通过高源极线电位VSLP、高控制闸极线-1电位VCGP1及较低的选择闸极线-1电位VSGP1的关系，使控制闸极线-1及选择闸极线-1之间的通道表面部分的电子被加速而具有高能量，超过闸极绝缘膜的能隙，如此一来通过SSI注入电荷蓄积层4-2。因此，记忆胞MC11的控制闸极的电晶体的阈值电压往正方向变化而实施写入。于记忆胞MC21中，相对于选择闸极线-1电位VSGP1，位元线-2电位VBLP2为相同或较高，故选择电晶体为关闭状态。记忆胞MC11及记忆胞MC21中，通过选择闸极线-2电位VSGP2使选择电晶体为关闭状态。故该三个非选择的记忆胞MC21、MC12及MC22中，因选择电晶体为关闭状态故未流通电流，电子不被注入电荷蓄积层4-2。因此，非选择的记忆胞MC21、MC12及MC22的控制闸极的电晶体的阈值电压不因对记忆胞MC11的写入而变化。
表1及图23中，设定抹除4个记忆胞一并进行，源极线设为共同。如图6的解说，实际上共同连接的源极线的数量，依照用途可选择由最少两条至最多即记忆胞阵列内全部。被一并抹除的记忆胞的源极线为共同，因此，记忆胞阵列内同时抹除的记忆胞的单位数，由选择成为共同源极线的单位数决定。
抹除时，连接至共同源极线的记忆胞被选择。通过以BTBT对图23中被选择的记忆胞MC11、MC21、MC12及MC22的电荷蓄积层4-2注入电洞，则控制闸极5的电晶体的阈值电压往负方向变化而实施抹除。图23中，位元线-1及位元线-2施加用以抹除的电位VBLE1或设为浮动电位，控制闸极线-1及控制闸极线-2施加用以抹除的电位VCGE1，选择闸极线-1及选择闸极线-2施加用以抹除的电位VSGE1或设为浮动电位，源极线施加用以抹除的电位VSLE1，P井1施加VGNDE电位。在此，VBLE1被给予约0V，VCGE1被给予约-3V～-6V的电压，VSGE被给予约0V的电压，VSLE被给予约4V～7V的电压，VGNDE被给予约0V的电压。图23的被选择的记忆胞MC11、MC21、MC12及MC22中，控制闸极线-1及控制闸极线-2的电位VCGE1、以及选择闸极线-1及选择闸极线-2的电位设为可于选择电晶体关闭通道的VSGE1或浮动电位，且对源极线的电位VSLE1施加比引起BTBT的电压还高的正电压，借此则于控制闸极5的源极线侧产生具有高能量的电子及电洞，其一部分电洞因控制闸极线-1及控制闸极线-2的电位VCGE1比P井1电位VGNDE低，故被注入电荷蓄积层的氮化硅膜4-2，控制闸极5的电晶体的阈值电压往负方向变化而实施抹除。
图23中，读取选择的记忆胞MC11即控制闸极线-1及位元线-1的交点的记忆胞的情形，对位元线-1施加用以读取的电位VBL，对位元线-2施加电位VBLU以不被读取或设为浮动电位，对控制闸极线-1及控制闸极线-2施加用以读取的电位VCG，对选择闸极线-1施加用以读取的电位VSG，对选择闸极线-2施加电位VSGU以不被读取，对源极线用以读取的电位VSL，对P井1施加VGND电位。此时，可以使控制闸极线-1及控制闸极线-2设为其它电位，并使非选择的控制闸极线-2设为不读取的电位VCGU。在此，VBL被给予约0.5V～2V的电压，VBLU被给予约0V～0.5V的电压，VCG被给予约0V～3V的电压，VCGU被给予约-2V～0V的电压，VSG被给予约1V～2V的电压，VSGU被给予约-2V～0V的电压，VSL被给予约0V～0.5V的电压，VGND被给予约0V的电压。在此，选择的记忆胞MC11的控制闸极5的电晶体的阈值电压若比控制闸极线-1的电位VCG低，则电流由位元线-1流至源极线，控制闸极5的电晶体的阈值电压若比控制闸极线-1的电位VCG高则不流通电流。关于电流的有无，如图5、图6所示，于连接位元线的感测放大器侦测，判定为“0”或“1”并作为资料。于位元线解码器中，位元线-2为非选择，不连接至感测放大器而不被侦测资料。
表2表示本发明的第二种电压施加方法，表示写入、抹除及读取模式下的电位关系。又，对应表2的电路图以图23表示。
表2：表示本发明的第二种电压施加方法
表2的写入及读取与表1相同，故省略表2的说明。表2及图23中，抹除4个记忆胞一并进行。于FN通道一并抹除的记忆胞包括于P井1为共同记忆胞阵列区块。因此，通过变还共同P井1的记忆胞阵列区块，可以变还一并抹除的记忆胞的数量。
抹除时，一个P井1所包括的记忆胞被同时选择。图23的被选择的记忆胞MC11、MC21、MC12及MC22中的电荷蓄积层4-2所保有的电子，通过穿隧效应被放出，使控制闸极5的电晶体的阈值电压往负方向变化而实施抹除。图23中，位元线-1及位元线-2施加用以抹除的电位VBLE2或设为浮动电位，控制闸极线-1及控制闸极线-2施加用以抹除的电位VCGE2，选择闸极线-1及选择闸极线-2施加用以抹除的电位VSGE2或设为浮动电位，源极线施加用以抹除的电位VSLE2或设为浮动电位，P井1施加用以抹除的VPWE电位。在此VBLE2、VSGE2、VSLE2及VPWE设为约5V～7V。又，VCGE2设为约-5V～-8V。又，VBLE2、VSGE2、VSLE2及VPWE可能约为0V且VCGE2约为-10V～-15V。图23的被选择的记忆胞MC11、MC21、MC12及MC22中，通过控制闸极线-1及控制闸极线-2的电位VCGE2与P井1的电位VPWE之间的高电压差，使电荷蓄积层4-2所保有的电子通过穿隧效应被放出，使控制闸极的电晶体的阈值电压往负方向变化而实施抹除。
图19至图22概略地表示本发明的记忆胞制造方法的一例。
图19所示，首先在P井1上形成牺牲氧化膜24及牺牲氮化膜25，于其一部分设置U字形槽，自我对准制作绝缘膜14后，使该槽的下部与P井1的表面为相同高度或比P井1的表面低，于该槽内设置绝缘膜14及多层绝缘膜4，其中间层的绝缘膜为具有许多陷阱，且可捉捕并蓄积电荷的电荷蓄积层。多层绝缘膜4上设有电阻小的材料作为控制闸极5。
接续图19，如图20所示，于控制闸极5上自我对准形成绝缘膜12后，去除牺牲氮化膜25。
接续图20，如图21所示，去除牺牲氮化膜25后，形成闸极绝缘膜6及绝缘膜14，基于上部具有绝缘膜12的控制闸极5的形状，于积层绝缘膜及其旁边的闸极绝缘膜6的侧壁自我对准于闸极绝缘膜6上形成选择闸极7及虚拟闸极7’。
接续图21，如图22所示，去除源极侧的虚拟闸极线7’，保留选择闸极线7。相邻的控制闸极5及选择闸极7的两端设置与P井1为相反导电型的半导体区域作为源极(3-2)及汲极(3-1)。此时，选择闸极7及选择闸极7下的闸极绝缘膜6可设为与非挥发性半导体记忆体以外的电晶体的闸极及闸极绝缘膜相同。
以上实施例的说明中，数值、材料、动作、电路仅为一般常用的，并非对本发明主旨的结构及动作方法设限。
以上实施例中，以三层绝缘膜为例说明多层绝缘膜4，但本发明不限于此，例如，第一层可使用将还薄的氧化硅膜、氮化硅膜及氧化铝膜等积层的多层绝缘膜作为绝缘膜，第二层除了氮化硅膜以外，可使用氧化铪膜、氧化铝膜或这些的积层膜作为电荷蓄积层，第三层除了氧化硅膜以外，可使用氧化铝膜、氮氧化硅膜或这些的积层膜作为绝缘膜。并且，一部分的层也可使用其它高介电常数或低介电常数的绝缘膜。又，作为电荷蓄积层，也可使用称为纳米结晶的构造，其绝缘膜中分散有硅、金或铂等微粒。
本发明可提供低价格且高性能的1.5电晶体型快闪记忆体，其与非挥发性半导体记忆体以外的电晶体的相容性高。

Claims (17)

1.一种快闪记忆体，其特征在于：包括：
硅基板；
控制记忆胞的周边电路，设置于该硅基板上；及
记忆胞，该记忆胞连接至该控制记忆胞的周边电路，该记忆胞包括具有U字形槽的积层绝缘膜，其中，该积层绝缘膜具有三层以上且垂直形成于该硅基板上，该积层绝缘膜的中间层为电荷蓄积层，其中，控制闸极被埋入该积层绝缘膜上的U字形槽中，其中，该记忆胞包括选择闸极绝缘膜及选择闸极，该选择闸极绝缘膜及选择闸极形成于该硅基板上，该选择闸极绝缘膜及选择闸极邻近该积层绝缘膜的第一侧，其中，该选择闸极的第一端具有汲极区，与其相对的该控制闸极的第二端具有源极区，其中，该电荷蓄积层蓄积负电荷或正电荷，其中，该积层绝缘膜为连续且不中断的U形构造。
2.如权利要求1所述的快闪记忆体，其特征在于：该控制记忆胞的周边电路包括逻辑电路。
3.如权利要求1所述的快闪记忆体，其特征在于：还包括夹于该记忆胞及该硅基板间的井。
4.如权利要求1所述的快闪记忆体，其特征在于：该积层绝缘膜的第一侧及该选择闸极间夹有层间绝缘膜。
5.如权利要求1所述的快闪记忆体，其特征在于：该控制闸极包括多晶硅，或包括选自钛、氮化钛、钨、铝、铜、其混合材料、及其复合膜的低电阻金属材料。
6.如权利要求1所述的快闪记忆体，其特征在于：该记忆胞的选择闸极绝缘膜及该控制记忆胞的周边电路的电晶体的至少一个闸极绝缘膜为同时形成，该记忆胞的选择闸极及该控制记忆胞的周边电路的至少一个闸极电极为同时形成，该记忆胞的源极区及该控制记忆胞的周边电路的至少一个源极区或汲极区为同时形成。
7.如权利要求1所述的快闪记忆体，其特征在于：该记忆胞于写入操作时被注入负电荷至该电荷蓄积层以进行写入，且在读取操作时电流不由该源极区流至该汲极区，其中，该记忆胞于抹除操作时被注入正电荷至该电荷蓄积层以进行抹除，且在该读取操作时该电流由该源极区流至该汲极区，其中，该写入操作通过分别施加0~1V的电压至该汲极区、7~12V的电压至该控制闸极、1~2V的电压至该选择闸极、4~7V的电压至该源极区、及-0.5~0.5V的电压至该硅基板所完成，其中，该抹除操作通过分别施加0~1V的电压至该汲极区、-3~-6V的电压至该控制闸极、-1~1V的电压至该选择闸极、4~7V的电压至该源极区、及-0.5~0.5V的电压至该硅基板所完成，其中，该读取操作通过分别施加0.5~2V的电压至该汲极区、0~3V的电压至该控制闸极、1~2V的电压至该选择闸极、0~0.5V的电压至该源极区、及-0.5~0.5V的电压至该硅基板所完成。
8.如权利要求3所述的快闪记忆体，其特征在于：该记忆胞于抹除操作时被注入正电荷至该电荷蓄积层以进行抹除，且在读取操作时电流由该源极区流至该汲极区，其中，该抹除操作通过分别施加5~7V的电压至该井及-5~-8V的电压至该控制闸极，或分别施加0V至该井及-10~-15V至该控制闸极。
9.如权利要求1所述的快闪记忆体，其特征在于：一个记忆胞阵列具有包括该记忆胞在内的多个记忆胞，该记忆胞阵列包括多个控制闸极线，该多个控制闸极线互相连接且被共同使用。
10.如权利要求1所述的快闪记忆体，其特征在于：一个记忆胞阵列具有包括该记忆胞在内的多个记忆胞，该记忆胞阵列包括多个源极线，该多个源极线互相连接且被共同使用。
11.如权利要求1所述的快闪记忆体，其特征在于：该电荷蓄积层为包括选自氮化硅、硅、金属氧化物及金属纳米晶体的材料的膜。
12.如权利要求1所述的快闪记忆体，其特征在于：位于该控制闸极下的该积层绝缘膜的底部的高度低于该选择闸极的底部的高度。
13.如权利要求1所述的快闪记忆体，其特征在于：该记忆胞包括元件隔离区，该元件隔离区形成于该硅基板上，该控制闸极的底部于元件隔离区内下降并延伸入该元件隔离区，其中，该记忆胞包括通道，该通道自该硅基板的上表面延伸至该元件隔离区的上界。
14.如权利要求1所述的快闪记忆体，其特征在于：该电荷蓄积层为包括硅纳米晶体的膜。
15.一种快闪记忆体，其特征在于：包括：
硅基板；
多层绝缘膜，该多层绝缘膜于该硅基板上积层形成一个连续且不中断的U字形槽；
控制闸极，该控制闸极埋入该多层绝缘膜的该U字形槽内；及
选择闸极，该选择闸极邻近于该控制闸极的第一侧，
其中，该多层绝缘膜包括电荷蓄积层。
16.如权利要求15所述的快闪记忆体，其特征在于：还包括夹于该多层绝缘膜及该硅基板间的一个P井和一个N井。
17.如权利要求15所述的快闪记忆体，其特征在于：于该控制闸极及该多层绝缘膜形成后，该选择闸极自我对准形成于该控制闸极的该第一侧上的绝缘膜上。
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