以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かり易くするために、平面図または斜視図等であってもハッチングを付す場合がある。
(実施の形態1)
本実施の形態1の半導体装置は、半導体基板の一部であるフィン上に並んで形成された制御ゲート電極およびメモリゲート電極を備えたMONOSメモリを有し、ソース領域がメモリゲート電極の直下のフィンの上面から離間していることを主な特徴とするものである。ここでは、フィンの上面を覆うONO膜とソース領域と離間させることにより、電界および電流が集中し易いフィンの上部での局所的な電荷注入を防ぎ、これによりメモリの書込み耐性の劣化を防ぐことについて説明する。
ただし、本明細書中では、メモリゲート電極側の半導体基板の上部に形成された半導体領域をソース領域、制御ゲート電極側の半導体基板の上部に形成された半導体領域をドレイン領域と呼ぶこととする。すなわち、トランジスタは、電子を供給する側の半導体領域であるソース領域と、電子を受け取る側の半導体領域であるドレイン領域を有するものである。本願で説明するMONOSメモリを構成するトランジスタでは、動作によって、メモリゲート電極側の半導体領域がソースとして働き、制御ゲート電極側の半導体領域がドレインとして働く場合と、メモリゲート電極側の半導体領域がドレインとして働き、制御ゲート電極側の半導体領域がソースとして働く場合とがある。よって、以下の説明においてソース領域として説明する半導体領域は、ドレインとしても機能し得る領域であり、以下の説明においてドレイン領域として説明する半導体領域は、ソースとしても機能し得る領域である。
つまり、制御ゲート電極およびメモリゲート電極から成るパターンを挟むように、半導体基板内に、ソース・ドレイン領域を構成する一対の半導体領域が形成されている。つまり、当該一対の半導体領域のそれぞれは、ソースまたはドレイン用の半導体領域である。以下では、MONOSメモリの構造の説明を分かり易くするため、所定の動作時における当該一対の半導体領域の役割に倣い、当該一対の半導体領域のうち、一方をソース領域と呼び、他方をドレイン領域と呼ぶ。
<半導体装置の構造>
以下に、図1~図3を用いて、本実施の形態の半導体装置の構造について説明する。図1は、本実施の形態における半導体装置の平面図である。図2は、本実施の形態における半導体装置の斜視図である。図3は、本実施の形態における半導体装置の断面図である。図2では、ウェル、層間絶縁膜、シリサイド層および配線の図示を省略している。図3では、シリサイド層および配線の図示を省略している。
図3の左側には、図1のA-A線の断面を示し、図3の右側には、図1のB-B線の断面を示している。つまり、図3では、左側から右側に向かって順に、メモリセルを構成するトランジスタのゲート長方向(X方向)に沿う断面と、メモリセルを構成するトランジスタのゲート幅方向(Y方向)に沿ってメモリゲート電極を含む断面とを交互に並べている。
図1に、メモリアレイの平面図を示す。メモリアレイに複数形成されるメモリセルMC1のそれぞれは、不揮発性記憶素子である。以下では、メモリセルが形成されている領域をメモリセル領域と呼ぶ。
メモリセル領域には、X方向に延在する複数のフィンFAが、Y方向に等間隔に配置されている。X方向およびY方向は、半導体基板SB(図2参照)の上面(主面)に沿う方向であり。X方向はY方向に対して直交している。フィンFAは、例えば、半導体基板SBの上面(主面)から選択的に突出した直方体の突出部(凸部)であり、壁状(板状)の形状を有している。フィンFAは、半導体基板SBの一部であり、半導体基板SBの活性領域を構成している。平面視において、隣り合うフィンFA同士の間は、素子分離領域(素子分離膜、素子分離絶縁膜)EIで埋まっており、フィンFAの周囲は、素子分離領域EIで囲まれている。半導体基板SBは、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどから成る。
フィンFAの下端部分は、平面視において、半導体基板SBの上面を覆う素子分離領域EIで囲まれている。ただし、フィンFAの上端を含む一部は、素子分離領域EIよりも上に突出している。つまり、隣り合う複数のフィン同士の間の全ての領域が素子分離領域EIにより完全に埋め込まれているわけではない。素子分離領域EIの上面より上に突出しているフィンFAの高さは、例えば50nm程度である。
複数のフィンFAの上には、Y方向に延在する複数の制御ゲート電極CG1および複数のメモリゲート電極MG1が配置されている。フィンFAの上面および側面を含むフィンFAの内部には、制御ゲート電極CG1およびメモリゲート電極MG1を挟むように、制御ゲート電極CG1の側のドレイン領域DRと、メモリゲート電極側のソース領域SRとが形成されている。すなわち、X方向において、互いに隣り合う1つの制御ゲート電極CG1および1つのメモリゲート電極MG1は、ソース領域SRとドレイン領域DRとの間に位置している。
ドレイン領域DRおよびソース領域SRは、n型の半導体領域である。以下では、1つのメモリセルMC1を構成するソース領域SRおよびドレイン領域DRを、ソース・ドレイン領域と呼ぶ場合がある。ドレイン領域DRは、X方向において隣り合う2つの制御ゲート電極CG1同士の間に形成されており、ソース領域SRは、X方向において隣り合う2つのメモリゲート電極MG1同士の間に形成されている。メモリセルMC1は、制御ゲート電極CG1、メモリゲート電極MG1、ドレイン領域DRおよびソース領域SRを有し、ONO(Oxide Nitride Oxide)膜内に電荷を出し入れすることで情報を記憶する不揮発性記憶素子である。すなわち、メモリセルMC1は、スプリットゲート型のMONOS(Metal Oxide Nitride Oxide Semiconductor)メモリのセルである。
制御ゲート電極CG1、ソース領域SRおよびドレイン領域DRは制御トランジスタを構成し、メモリゲート電極MG1、ソース領域SRおよびドレイン領域DRはメモリトランジスタを構成し、メモリセルMC1は制御トランジスタおよびメモリトランジスタにより構成されている。スプリットゲート型のMONOSメモリでは、素子の縮小と、寄生抵抗の低減およびソースサイド注入機構による電荷注入効率の向上とを実現するため、制御トランジスタおよびメモリトランジスタの相互間に拡散領域(拡散層電極)を設けておらず、制御トランジスタおよびメモリトランジスタのそれぞれは、直接チャネル同士が接続されている。つまり、メモリゲート電極MG1と制御ゲート電極CG1との間には、ソース領域もドレイン領域も形成されておらず、制御トランジスタおよびメモリトランジスタは、一対のソース・ドレイン領域のそれぞれを共有している。
X方向に隣接する2つのメモリセルMC1は、ドレイン領域DRまたはソース領域SRを共有している。ドレイン領域DRを共有する2つのメモリセルMC1同士は、Y方向に延在しドレイン領域DRを通る軸を中心として、X方向に線対称となっている。ソース領域SRを共有する2つのメモリセルMC1同士は、Y方向に延在しソース領域SRを通る軸を中心として、X方向に線対称となっている。
各フィンFA上には、X方向に並ぶ複数のメモリセルMC1が形成されている。1つのフィン上に並ぶ複数のメモリセルMC1のそれぞれのソース領域SRは、メモリセルMC1上に形成された層間絶縁膜(図示しない)を貫通するコンタクトホール内に形成されたプラグ(コンタクトプラグ、導電性接続部)PGを介して、配線MWから成るソース線SLに電気的に接続されている。また、Y方向に配列された複数のメモリセルMC1のそれぞれのドレイン領域DRは、プラグPGを介して、配線MWから成るビット線BLに電気的に接続されている。ソース線SLはY方向に延在しており、ビット線BLはX方向に延在している。
フィンFAは、半導体基板SBの上面から、当該上面に対して垂直な方向に突出する、例えば、直方体の突出部である。フィンFAは、必ずしも直方体である必要はなく、短辺方向に沿う断面視にて、上面の両端部である角部が丸みを帯びていてもよい。また、フィンFAのそれぞれの側面は半導体基板SBの上面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンFAのそれぞれの断面形状は、直方体であるか、または、上端より下端の方が幅が大きい台形である。図2および図3では、フィンFAのそれぞれの側面が半導体基板SBの上面に対して垂直である構造を示している。
また、図1に示すように、平面視でフィンFAが延在する方向(X方向)が各フィンの長辺方向(長手方向)であり、当該長辺方向に直交する方向(Y方向)が各フィンの短辺方向(短手方向)である。つまり、フィンの長さは、フィンの幅よりも大きい。フィンFAは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視で、蛇行するレイアウトを有していてもよい。
図2では、1つのフィンFAの上部に並んで形成された2つのメモリセルMC1を示している。図2の左側のメモリセルMC1の制御ゲート電極CG1、メモリゲート電極MG1、ONO膜(絶縁膜)C1およびサイドウォールスペーサSWについては、素子分離領域EIの直上での断面を示している。一方、図を分かり易くするため、図2の右側のメモリセルMC1の制御ゲート電極CG1、メモリゲート電極MG1、ONO膜C1およびサイドウォールスペーサSWについては、フィンFAの直上での断面を示している。また、図2では、制御ゲート電極CG1の下においてフィンFA上に積層された絶縁膜IF1、IF2(図3参照)の図示を省略している。図2では、積層構造を有するONO膜C1を構成する各絶縁膜を区別せず、ONO膜C1を1つの絶縁膜として示している。
図2に示すように、メモリセル領域の半導体基板SBを構成するフィンFAの上部にはメモリセルMC1が形成されている。制御ゲート電極CG1およびメモリゲート電極MG1は、フィンFAを跨ぐようにY方向に延在している。
図2および図3に示すように、半導体基板SBの上部には、半導体基板SBの一部である突出部が形成されている。当該突出部であるフィンFAの側面の一部は、半導体基板SBの上面上に形成された素子分離領域EIで囲まれている。素子分離領域EIは、隣り合うフィンFA同士の間に埋め込まれている。ただし、素子分離領域EIは、隣り合うフィンFA同士の間の領域の一部のみを埋め込んでおり、各フィンFAの上端は、素子分離領域EI上に突出している。つまり、各フィン同士の間は、素子分離領域EIで分離されている。図3に示すように、フィンFA内には、フィンFAの上面からフィンFAより下の半導体基板SB内に亘ってp型の半導体領域であるp型ウェルPWが形成されている。p型ウェルPWは、半導体基板SB内にp型不純物(例えばB(ホウ素))が導入された領域である。
フィンFAの上面上、フィンFAの側面上および素子分離領域EI上には、ゲート絶縁膜GFを介して制御ゲート電極CG1が形成されており、フィンFAの長辺方向(X方向)において、制御ゲート電極CG1に隣り合う領域には、ONO膜C1を介してメモリゲート電極MG1が形成されている。制御ゲート電極CG1とメモリゲート電極MG1との間には、ONO膜C1が介在しており、制御ゲート電極CG1とメモリゲート電極MG1との間は、ONO膜C1で電気的に分離されている。また、メモリゲート電極MG1とフィンFAの上面との間にも、ONO膜C1が介在している。ONO膜C1はメモリゲート電極MG1の側面および底面を覆うように連続的に形成されている。このため、ONO膜C1は、図3に示すようなゲート長方向に沿う断面においてL字型の断面形状を有する。
制御ゲート電極CG1の下のゲート絶縁膜GFは、シリコンから成る半導体基板SBの突出部であるフィンFAの上面および側面を熱酸化して形成した熱酸化膜から成る。ゲート絶縁膜GFはフィンFAの表面に沿って形成されている。つまり、ゲート絶縁膜GFは、フィンFAの上面および側面を覆っている。
また、ONO膜C1は、シリコンから成る半導体基板SBの突出部であるフィンFAの上面および側面を熱酸化して形成した4nmの膜厚を有する熱酸化膜(酸化シリコン膜)から成る酸化シリコン膜X1と、酸化シリコン膜X1上に形成された窒化シリコン膜NFと、窒化シリコン膜NF上に形成された酸化シリコン膜X2とから成る。窒化シリコン膜NFは、メモリセルMC1の電荷蓄積部(電荷蓄積膜、電荷蓄積層)である。窒化シリコン膜NFは、例えば7nmの膜厚を有し、酸化シリコン膜X2は、例えば9nmの膜厚を有する。
つまり、ONO膜C1は、フィンFAの上面側、フィンFAの側面側および制御ゲート電極CG1の側面側から順に積層された酸化シリコン膜X1、窒化シリコン膜NFおよび酸化シリコン膜X2から成る積層構造を有する。また、ONO膜C1は、フィンFAの上面および側面を覆っている。ONO膜C1の膜厚は、例えば20nmであり、制御ゲート電極CG1下のゲート絶縁膜GFの膜厚よりも大きい。酸化シリコン膜X2は、酸窒化シリコン膜により形成してもよい。
制御ゲート電極CG1は、フィンFAの短辺方向(Y方向)に延在しており、ゲート絶縁膜GFを介して、フィンFAの上面、側面および素子分離領域EIの上面に隣接して形成されている。同様に、メモリゲート電極MG1は、フィンFAの短辺方向に延在しており、ONO膜C1を介して、フィンFAの上面、側面および素子分離領域EIの上面に隣接している。すなわち、ゲート絶縁膜GFおよび制御ゲート電極CG1は、フィンFAの短辺方向において隣り合うフィンFA同士の間の溝を完全に埋め込んでいる。また、ONO膜C1およびメモリゲート電極MG1は、フィンFAの短辺方向において隣り合うフィンFA同士の間の溝を完全に埋め込んでいる。
また、制御ゲート電極CG1、メモリゲート電極MG1およびONO膜C1を含むパターンの側面は、サイドウォールスペーサSWにより覆われている。サイドウォールスペーサSWは、例えば酸化シリコン膜および窒化シリコン膜の積層構造から成る。ただし、図3ではサイドウォールスペーサSWを1つの膜として示しており、当該酸化シリコン膜および当該窒化シリコン膜を区別して示していない。
図3に示すように、制御ゲート電極CG1およびメモリゲート電極MG1を含む当該パターンの直下のフィンFAを挟むように、一対のソース・ドレイン領域がフィンFA内に形成されている。ソース領域SRおよびドレイン領域DRのそれぞれは、フィンFA内に形成されたn+型半導体領域である拡散領域により構成されている。これらの拡散領域は、フィンFAにn型の不純物(例えばP(リン)またはヒ素(As))を導入した半導体領域である。
ここでは、ソース領域SRおよびドレイン領域DRのそれぞれが高濃度の拡散領域(拡散層)により構成されている場合について説明するが、ソース領域SRおよびドレイン領域DRのそれぞれは、拡散領域とは別に、フィンFA内に形成されたn-型半導体領域であるエクステンション領域(LDD領域)を有していてもよい。LDD(Lightly Doped Drain)領域、つまり、エクステンション領域は、拡散領域よりも不純物濃度が低い領域であって、フィンFAの上面および側面に形成される領域である。エクステンション領域は、拡散領域に対し、制御ゲート電極CG1およびメモリゲート電極MG1のそれぞれの直下のフィンの表面、つまり、チャネル領域側に形成される。ソース領域SRを構成する拡散領域とエクステンション領域とは互いに接して形成され、ドレイン領域DRを構成する拡散領域とエクステンション領域とは互いに接して形成される。なお、ソース領域SRが拡散領域のみにより構成され、ドレイン領域DRが拡散領域とエクステンション領域とにより構成されていてもよい。
ドレイン領域DRは、制御ゲート電極CG1の直下のフィンFAに隣接し、ソース領域SRは、メモリゲート電極MG1の直下のフィンFAに隣接している。つまり、制御ゲート電極CG1およびメモリゲート電極MG1を含むパターンを平面視において挟むソース・ドレイン領域のうち、ドレイン領域DRは制御ゲート電極CG1側に位置し、ソース領域SRはメモリゲート電極MG1側に位置している。言い換えれば、平面視において、ドレイン領域DRは制御ゲート電極CG1と隣り合い、ソース領域SRはメモリゲート電極MG1と隣り合っている。
制御ゲート電極CG1、メモリゲート電極MG1およびサイドウォールスペーサSWを含む上記パターンから露出するソース領域SRおよびドレイン領域DRのそれぞれの表面には、シリサイド層(図示しない)が形成されている。また、制御ゲート電極CG1、およびメモリゲート電極MG1のそれぞれの上面にも、シリサイド層(図示しない)が形成されている。シリサイド層は、例えばNiSi(ニッケルシリサイド)から成る。
フィンFA上および素子分離領域EI上には、例えば窒化シリコン膜から成る薄いライナー絶縁膜(図示しない)を介して、例えば酸化シリコン膜から成る層間絶縁膜IL1が形成されている。ライナー絶縁膜および層間絶縁膜IL1は、フィンFA、素子分離領域EIおよびシリサイド層を覆っており、層間絶縁膜IL1の上面は、制御ゲート電極CG1、メモリゲート電極MG1およびサイドウォールスペーサSWのそれぞれの上面と略同一の高さにおいて平坦化されている。サイドウォールスペーサSWの側面と層間絶縁膜IL1との間には、ライナー絶縁膜が介在している。層間絶縁膜IL1上には、制御ゲート電極CG1、メモリゲート電極MG1およびサイドウォールスペーサSWのそれぞれの上面を覆う層間絶縁膜IL2が形成されている。層間絶縁膜IL2の上面は平坦化されている。層間絶縁膜IL2は、例えば酸化シリコン膜から成る。
層間絶縁膜IL2上には複数の配線MW(図1参照)が形成され、配線MWは、層間絶縁膜IL1、IL2を貫通するコンタクトホール内に設けられたプラグPGを介して、メモリセルMC1のソース領域SRまたはドレイン領域DRに電気的に接続されている。なお、制御ゲート電極CG1の給電領域(図示しない)では、制御ゲート電極CG1の上面にプラグが接続されている。また、メモリゲート電極MG1の給電領域(図示しない)では、メモリゲート電極MG1の上面にプラグPGが接続されている。
メモリセルMC1は、制御ゲート電極CG1、メモリゲート電極MG1、ドレイン領域DRおよびソース領域SRを有する。制御ゲート電極CG1、ソース領域SRおよびドレイン領域DRは制御トランジスタを構成し、メモリゲート電極MG1、ソース領域SRおよびドレイン領域DRはメモリトランジスタを構成し、メモリセルMC1は制御トランジスタおよびメモリトランジスタにより構成されている。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。また、制御ゲート電極CG1およびメモリゲート電極MG1のゲート長方向(X方向)の、ソース領域SRおよびドレイン領域DRの間の距離が、メモリセルMC1のチャネル長に相当する。制御トランジスタおよびメモリトランジスタのそれぞれは、フィンFAの表面(上面および側面)をチャネルとして有するFINFET(Fin Field Effect Transistor)、つまりフィン型の電界効果トランジスタである。
ここで、本実施の形態の半導体装置の主な特徴について説明する。本実施の形態の半導体装置であるメモリセルMC1の主な特徴は、メモリゲート電極MG1の直下の領域のフィンFAの上面から、ソース領域SRを構成する拡散領域が下方に離間していることにある。すなわち、ここでは、制御ゲート電極CG1、メモリゲート電極MG1およびONO膜C1から露出するフィンFAの上面、つまり、制御ゲート電極CG1、メモリゲート電極MG1およびONO膜C1をゲート長方向(X方向)で挟むフィンFAの上面が、メモリゲート電極MG1の直下のフィンFAの上面よりも下方に位置している。
以下では、メモリゲート電極MG1の直下の領域のフィンFAの上面を、第1上面と呼び、制御ゲート電極CG1、メモリゲート電極MG1およびONO膜C1から露出するフィンFAの上面であって、ゲート長方向において、平面視でメモリゲート電極MG1と隣り合う位置のフィンFAの上面を、第2上面と呼ぶ。つまり、フィンFAは、フィンFAの最上面である第1上面と、第1上面よりも低い第2上面とを有している。なお、制御ゲート電極CG1の直下の領域のフィンFAの上面は、第1上面と同じ高さに位置している。第1上面と第2上面との間には段差が存在しており、第1上面と第2上面とは、互いに離間している。つまり、第2上面に対し、第1上面を含むフィンFAの上端は上方に突出している。
ここで、メモリセルMC1のソース領域SRは、第2上面からフィンFA内部に亘って形成されているが、第1上面には形成されていない。このように、ソース領域SRは、第1上面から下方に離間している。つまり、ソース領域SRは、フィンFAの最上面ではなく、フィンFAの上面のうち、第1上面よりも下方に後退した第2上面に形成されている。すなわち、ソース領域SRのドレイン領域DR側の端部は、第1上面より下に位置している。言い換えれば、ソース領域SRは、メモリゲート電極MG1の直下のONO膜C1の底面に対し、下方に離間している。このように、フィンFAの上面においてソース領域SRはONO膜C1に接していない。
フィンFAの短辺方向(Y方向)の幅は、フィンFAの下端において例えば30nm程度であり、フィンFAの上端において例えば10nm程度である。これに対し、第1上面と第2上面との高さ方向の距離、つまり第2上面の後退量は、例えば5~10nmである。
また、図3ではメモリゲート電極MG1の直下にソース領域SRが形成されていないが、ソース領域SRの一部は、メモリゲート電極MG1の直下において、第1上面よりも深い位置のフィンFA内に形成されていてもよい。この場合、フィンFAの側面に形成されたソース領域SRは、メモリゲート電極MG1の直下においてONO膜C1に接していてもよい。ただし、この場合でもメモリゲート電極MG1の直下のソース領域SRは、第1上面から離間している。このようにメモリゲート電極MG1の直下にソース領域SRが形成されている構成については、後に実施の形態2の変形例において図24および図25を用いて説明する。
また、ここでは、ドレイン領域DRを構成する拡散領域の上面も、フィンFAの最上面から離間して形成されている。つまり、第1上面を含むフィンFAの最上面よりも下方に後退しているフィンFAの第3上面に、ドレイン領域DRが形成されている。第3上面は、第2上面と同様の高さに位置しているフィンFAの上面である。ドレイン領域DRの一部は、フィンFAの最上面、つまり、制御ゲート電極CG1の直下のフィンFAの上面に形成されていてもよい。なお、メモリゲート電極MG1の側面を覆うサイドウォールスペーサSWの下面は、第1上面に接しておらず、第2上面に接している。
また、フィンFAの上面とゲート絶縁膜GFとの間には、フィンFAの上面上に順に積層された絶縁膜IF1、IF2が形成されている。絶縁膜IF1は例えば酸化シリコン膜から成り、絶縁膜IF2は例えば窒化シリコン膜から成る。絶縁膜IF1、IF2は形成されていなくてもよい。
<不揮発性メモリの動作>
次に、不揮発性メモリの動作例について、図4を参照して説明する。
図4は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧(単位:V)の印加条件の一例を示す表である。図4の表には、「Program(書込)」、「Erase(消去)」、「Read(読出)」時のそれぞれにおいて、図3に示すメモリセル(選択メモリセル)MC1に印加する電圧Vbl、Vwl、Vmg、VslおよびVbが記載されている。電圧Vblはドレイン領域DRに印加する電圧であり、電圧Vwlは制御ゲート電極CG1に印加する電圧であり、電圧Vmgはメモリゲート電極MG1に印加する電圧であり、電圧Vslはソース領域SRに印加する電圧であり、電圧Vbはp型ウェルPWに印加する電圧である。
図4の表では、「書込」、「消去」および「読出」のそれぞれの動作時の端子のバイアス状況を1.5V電圧を想定したデバイスでの具体的な電圧例を示している。なお、図4の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのONO膜C1中の電荷蓄積部である窒化シリコン膜NFへの電子の注入を「書込」、正孔(hole)の注入を「消去」と定義する。
書込み方式は、いわゆるSSI(Source Side Injection:ソースサイド注入)方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式(ホットエレクトロン注入書込み方式)を用いることができる。例えば図4の「Program」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加することで制御トラジスタとメモリトランジスタとのチャネルをオン状態にする。これにより、チャネルで発生したホットキャリア電子を選択メモリセルのONO膜C1中の窒化シリコン膜NFに注入することで、書込みを行う。この際、メモリゲート電極MG1に特に高い電圧Vmgが印加される。なお、図4の「Program」の欄でVblについて「0/1.5」と示しており、これは、メモリセルMC1のチャネルに電流を流して書込みを行う場合にドレイン領域DRに0Vを印加し、当該チャネルに電流を流さず書込みを行う場合にドレイン領域DRに1.5Vを印加することを意味している。
この際、ホットエレクトロンは、2つのゲート電極(メモリゲート電極MG1および制御ゲート電極CG1)間の下のチャネル領域で発生し、メモリゲート電極MG1の下のONO膜C1中の電荷蓄積部である窒化シリコン膜NFにホットエレクトロンが注入される。注入されたホットエレクトロン(電子)は、ONO膜C1中の窒化シリコン膜NFのトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、いわゆるBTBT方式と呼ばれる、BTBT(Band-To-Band Tunneling:バンド間トンネル現象)によるホットホール注入により消去を行う消去方式(ホットホール注入消去方式)を用いることができる。すなわち、BTBT(バンド間トンネル現象)により発生した正孔を電荷蓄積部(ONO膜C1中の窒化シリコン膜NF)に注入することにより消去を行う。例えば図4の「Erase」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ソース領域SRとメモリゲート電極MG1との間の電界でBTBT現象により正孔を発生させ、電界加速することで選択メモリセルのONO膜C1中の窒化シリコン膜NFに正孔を注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。消去動作時には、BTBT現象により正孔を発生させるために、メモリゲート電極MG1に負の電圧Vmgが印加される。
読出し時には、例えば図4の「Read」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加することで制御ゲート電極CG1をオン状態とする。読出し時のメモリゲート電極MG1に印加する電圧Vmgを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。つまり、制御ゲート電極CG1をオン状態とし、メモリゲート電極MG1の電荷トラップ状態を電流値の大小として読出すことで、情報の記憶状態を知ることができる。
<本実施の形態の半導体装置の効果>
以下に、図5、図6、図34および図35を用いて、本実施の形態の半導体装置の効果について説明する。図5は、本実施の形態のメモリセルにおける書込み動作を説明する断面図である。図6は、本実施の形態のメモリセルにおける消去動作を説明する断面図である。図34は、比較例であるメモリセルにおける書込み動作を説明する断面図である。図35は、比較例であるメモリセルにおける消去動作を説明する断面図である。
FINFETは、半導体基板の上面のみにチャネル領域を有するプレーナ型のトランジスタに比べ、短チャネル特性の改善、電流駆動力の向上、スイッチング特性の改善、および、トランジスタのしきい値電圧の分布ばらつきの低減などの効果が期待できる素子である。一方、FINFETでは、フィン形状により、チャネルの垂直方向電界は低減されるが、フィン頂部において電界集中が起こり易いという性質がある。
図4に示すように、書込み時および消去時に極性は反転しているが、スプリットゲート型のMONOSメモリのメモリゲート電極には大きな電圧Vmgが印加される。そこで、比較例のメモリセルMCAの書込み時および消去時の状況について、以下に説明する。図34および図35に示す比較例のメモリセルMCAの構造は、メモリゲート電極MG1の直下の領域、ソース領域SRの形成領域、および、ドレイン領域DRの形成領域のいずれにおいてもフィンFBの上面の高さが同じであり、フィンFBの上面に段差がなく、これらの点で、図3を用いて説明したメモリセルMC1の構造と異なっている。
ただし、ONO膜C1を加工した際にONO膜C1から露出するフィンFBの上面が後退し、フィンFBの上面に段差が形成されることも考えられるが、その場合であっても、メモリゲート電極MG1の直下のフィンFBの上面にソース領域SRの一部が形成されている点で、比較例のメモリセルMCAは、図3を用いて説明したメモリセルMC1の構造と異なっている。なお、図34および図35では、絶縁膜IF1、IF2(図3参照)の図示を省略している。
比較例の書込み動作時の電界および電流パス(キャリア挙動)を図34に示す。図34では、左側の断面図に矢印で電流の流れを示しており、右側の断面図において、電界が集中し易く、キャリアがONO膜C1に注入され易い箇所を破線で囲んでいる。メモリゲート電極MG1に大きな電圧が加えられているため、制御ゲート電極CG1側では、主にフィンFBの側面で流れていた電流が、メモリゲート電極MG1の下では、フィンFBの上端(頂部)に集中するようになる。そのため、フィンFBの頂部において、ONO膜C1への電荷注入が局所的に行われる。
また、比較例の消去動作時の電界および電流パス(キャリア挙動)を図35に示す。図35では、左側の断面図に矢印でキャリアの流れを示しており、右側の断面図において、電界が集中し易く、キャリアがONO膜C1に注入され易い箇所を破線で囲んでいる。ここでは、ソース領域SRのチャネル領域側の端部においてフィンFBの頂部で電界が集中するため、発生した正孔も直近の電荷保持膜に局所的な注入が起こる。
このように、フィン頂部は上面および両方の側面をゲート電極に囲まれ、電界が集中し易い構造になっている。特に、スプリットゲート型のMONOSメモリの書込み時および消去時に高い電圧をメモリゲート電極に印加するため、ONO膜への電荷の注入などが局所的に起こる。書込み時および消去時にこれらの局所的な注入が起こると、電子-正孔注入を用いて書換えを行うセルでは、消し残りといわれる反極性の電荷がONO膜内に局所的に残り続けるようになり、これにより、有効な書換えが行えなくなる。その結果、書換え耐性が劣化する。つまり、書込み動作および消去動作に要する時間が段々と長くなるため、素子の書換え可能な回数が低減する。すなわち、半導体装置の寿命が低下する。また、局所的に大量に電荷を注入保持させると、自己電界による電荷の移動が顕在化するため、リテンション特性(電荷の保持特性)が劣化する問題がある。
これに対し、本実施の形態の半導体装置では、図3に示すように、制御ゲート電極CG1、メモリゲート電極MG1およびONO膜C1から露出するフィンFAの上面であって、ソース領域SRが形成されているフィンFAの上面(第2上面)を、メモリゲート電極MG1の直下のフィンFAの上面(第1上面)より下方に後退させている。つまり、フィンFAの上面におけるソース領域SRの形成位置を、メモリゲート電極MG1の直下でONO膜C1に接するフィンFAの第1上面から下方にオフセットしている。よって、ソース領域SRの最上面の形成位置は、第1上面に対し下方に離間している。この場合における書込み動作および消去動作での電流の流れ(キャリアの挙動)について、以下に説明する。
本実施の形態の書込み動作時の電界および電流パス(キャリア挙動)を図5に示す。図5では、左側の断面図に矢印で電流の流れを示しており、右側の断面図において、電界が集中し易く、キャリアがONO膜C1に注入され易い箇所を破線で囲んでいる。書込み動作では、ソース領域SRが第1上面より低い位置にのみに存在するため、制御ゲート電極CG1側から流れてきた電流は、ソース電位に引かれてフィンFA(基板)内部を流れる。
つまり、制御ゲート電極CG1の直下のフィンFAの第1上面とソース領域SRの上面(第2上面)との間に上下方向(垂直方向、縦方向)で距離があるため、第1上面近傍のフィンFA内にキャリアが流れ難くなる。なお、ここでいう上下方向(垂直方向、縦方向)とは、半導体基板SBの上面(主面)、フィンFAの第1上面および第2上面のそれぞれに対して垂直な方向を指す。しかし、メモリゲート電極MG1に覆われたフィンFAの側面とソース領域SRの側面とは同一面内に存在している。つまり、フィンFAの側面のチャネルにおいては、メモリゲート電極MG1に覆われたフィンFAの側面と、ソース領域SRの側面との間において、当該側面に対して垂直な方向におけるオフセットは存在しない。したがって、電流は主にフィンFAの側面に生じたチャネルを流れ、フィンFAの側面を覆うONO膜C1に注入される。よって、フィンFAの頂部のONO膜C1に電荷注入が集中することを防ぐことができる。
FINFETでは、上記のようにフィンFAの上面に段差を設けたとしても、フィンFAの側面において電流が流れるため、ソース・ドレイン間の抵抗が問題となることはない。すなわち、読出し時には、図4に示したように、ソース領域に接地電位(0V)を印加し、ドレイン領域に電源電圧を印加する。この場合、図3に示すフィンFAの高さ50nmに対して、第2上面の下のフィンFAの高さは、40~45nmとなり、第2上面が第1上面に対して後退している分、ソース領域SRの拡散領域が縮小される。しかし、チャネルが形成された際、フィンFAの頂部は電界が高いため、チャネルコンダクタンスが高い領域になる。そのため、拡散領域から電流は当該頂部に広がる挙動を示す。このように、フィンFAの第2上面を含む頂部が第1上面に対しオフセットしていても、主にチャネルが形成されるフィンFAの側面にはオフセットが存在しないため、電流の低減は10%程度に過ぎず、読出し時に障害となることはない。
なお、フィンを有さず、半導体基板の平坦な上面のみにチャネルが形成されるプレーナ型のトランジスタにより構成されるスプリットゲート型のMONOSメモリでは、本実施の形態のようにソース領域をメモリゲート電極の直下の半導体基板の上面から下方に離間させることは現実的ではない。これは、ソース領域がオフセットされることにより、ソース・ドレイン間に殆ど電流が流れなくなるためである。これに対し、FINFETを含む本実施の形態のメモリセルMC1は、ソース領域SRを下方にオフセットしても、電流はフィンFAの側面に形成されたチャネルを流れるため、上記のように、電流は殆ど低減しない。
第1上面に対する第2上面の後退量(リセス量)については、フィンの上部でのフィンの幅をWtop、素子分離領域上のフィンの高さをHfinとし、リセス量をdrとすると、以下の式1を満たすようにリセス量を設計することが望ましい。
Wtop<dr<0.1×Hfin・・・(式1)
また、本実施の形態の消去動作時の電界および電流パス(キャリア挙動)を図6に示す。図6では、左側の断面図に矢印でキャリアの流れを示しており、右側の断面図において、電界が集中し易く、キャリアがONO膜C1に注入され易い箇所を破線で囲んでいる。消去動作では、ソース領域SRの上面と第1上面とが互いに上下方向で離間しているため、ソース領域SRのドレイン領域DR側の端部におけるフィンFAの側面でバンド間トンネル現象が起こり、正孔が発生する。発生した正孔は、ソース-チャネル間の電界で水平方向に加速され、制御ゲート電極CG1に近い領域まで広がりながら電荷保持膜(窒化シリコン膜NF)に注入される。図6に示す正孔は、図6の右側の断面において破線で囲まれたONO膜C1内、つまり、フィンFAの側面を覆うONO膜C1内に主に注入される。
FINFETでは両方の側面側からゲート電界が加わるため、フィン内部では電界分布がプレーナ型のトランジスタに比べ、平坦になる特徴がある。そのため、ここでは、フィンFA内の正孔は分布が広がり、遠方まで加速を受けながら到達することができる。したがって、ソース領域SRのドレイン領域DR側の端部におけるフィンFAの頂部近傍のONO膜C1内に正孔が集中して注入されることを防ぐことができる。
以上より、書込み動作、消去動作のいずれにおいても、電荷の局所的な注入を回避できるため、局所的な電荷注入が引き起こす書換え耐性劣化、および、リテンション特性の劣化を防ぐことができる。よって、不揮発性記憶素子の書換え回数(寿命)を増大することができるため、半導体装置の性能を向上させることができる。
<半導体装置の製造工程>
以下に、図7~図21を用いて、本実施の形態の半導体装置の製造方法について説明する。図7~図21では、図4と同様に、X方向(図1参照)に沿う断面を示し、当該断面の右側に、Y方向(図1参照)に沿う断面を示している。Y方向に沿う断面は、メモリゲート電極が形成される領域を含む断面である。また、図8~図21では各フィンの側面を垂直に示すが、フィンの側面は半導体基板の上面に対してテーパーを有していてもよい。また、本願ではソース領域およびドレイン領域について、「フィンの上面に形成する」と表現する場合があるが、その場合、ソース領域およびドレイン領域は、フィンの上面のみならず、フィンの側面およびフィンの内部にも形成されている。
本実施の形態の半導体装置の製造工程では、まず、図7に示すように、半導体基板(半導体ウェハ)SBを用意する。半導体基板SBは、例えば単結晶シリコン(Si)から成るp型の基板であり、トランジスタなどの半導体素子が形成される側の第1面である主面(上面)と、その反対側の第2面である裏面(背面、下面)とを有している。続いて、半導体基板SB上に、例えばCVD(Chemical Vapor Deposition)法などを用いて、絶縁膜IF1およびIF2を順に形成する。絶縁膜IF1は、例えば酸化シリコン膜から成り、絶縁膜IF2は、例えば窒化シリコン膜から成る。絶縁膜IF1、IF2は、フィンを形成する際に用いられるハードマスクとなる膜である。
次に、図8に示すように、半導体基板SBの上面から突出するフィンを形成する。すなわち、フォトリソグラフィ技術およびエッチング法を用いて、絶縁膜IF1およびIF2から成る積層膜をパターニングし、半導体基板SBの上面を露出させる。このパターニング工程では、例えば、絶縁膜IF2上に形成したシリコン膜(図示しない)の側面にサイドウォールスペーサ状に形成されたハードマスク(図示しない)を用いて、当該積層膜を加工することができる。
続いて、当該積層膜をハードマスクとして用いてドライエッチングを行うことで、半導体基板SBの上面の一部を後退させる。これにより、半導体基板SBの上面に複数の溝を形成され、2つの溝に挟まれたフィンFAが形成される。フィンFAは半導体基板SBの一部であり、上記積層膜の下に形成される。複数のフィンFAのそれぞれは、半導体基板SBの上面から上方に延在する突出部である。フィンFAは、X方向に延在しており、Y方向に複数並んで配置されている。つまり、フィンFAのX方向の長さは、フィンFAのY方向の長さよりも大きい。
続いて、上記複数の溝のそれぞれの内側に、例えば酸化シリコン膜から成る絶縁膜を埋め込むことで、当該絶縁膜から成る素子分離領域EIを形成する。ここでは、例えば、上記複数の溝のそれぞれの内側を含む半導体基板SB上に、例えばCVD法を用いて酸化シリコン膜を堆積した後、フィンFAの上面より上の余分な当該酸化シリコン膜をCMP法などにより除去する。続いて、ドライエッチングを行うことで、当該酸化シリコン膜の上面を下方に後退させることで、当該酸化シリコン膜から成る素子分離領域EIを形成する。このようにエッチバックを行うことで、フィンFAの上側の一部分が、素子分離領域EIの上面よりも上に突出する。素子分離領域EI上に露出しているフィンFAの高さは、例えば50nmである。素子分離領域EIの形成過程において、絶縁膜IF1、IF2から成る積層膜も除去されることも考えられるが、ここでは、当該積層膜が残る場合について説明する。
続いて、p型不純物(例えばB(ホウ素))をイオン注入法などにより半導体基板SBに打ち込むことで、フィンFA内を含む半導体基板SB内に、p型の半導体領域であるp型ウェルPWを形成する。
次に、図9に示すように、半導体基板SBの主面上に、絶縁膜IF3およびポリシリコン膜P1を順次形成する。絶縁膜IF3は例えば酸化シリコン膜から成り、絶縁膜IF3およびポリシリコン膜P1は、例えばCVD法により形成する。ポリシリコン膜P1の一部には、n型の不純物(例えばAs(ヒ素))を導入する。
次に、図10に示すように、フォトリソグラフィ技術により、フォトレジスト膜のパターン(図示しない)をポリシリコン膜P1上に形成する。その後、当該フォトレジスト膜をマスク(エッチング防止マスク)としたドライエッチング法により、ポリシリコン膜P1および絶縁膜IF3を加工(パターニング)し、これによりフィンFAの上面および側面のそれぞれの一部を、ポリシリコン膜P1および絶縁膜IF3から露出させる。
このエッチング工程により、ポリシリコン膜P1から成る制御ゲート電極CG1と、絶縁膜IF3から成るゲート絶縁膜GFとを形成する。ゲート絶縁膜GFおよび制御ゲート電極CG1から成る積層膜のパターンは、Y方向(図10の奥行き方向)に延在している。つまり、当該パターンは、フィンFAの上面および側面を覆っており、Y方向に並ぶ複数のフィンFAのそれぞれを跨ぐように形成されている。図10では制御ゲート電極CG1を1つのみ示しているが、フィンFA上には、X方向(フィンFAの延在方向)において複数の当該パターンが並んで形成されている。
次に、図11に示すように、例えばエッチングを行うことで、制御ゲート電極CG1およびゲート絶縁膜GFから露出する絶縁膜IF1、IF2を除去する。これにより、ゲート絶縁膜GFおよび制御ゲート電極CG1に覆われていない領域のフィンFAの上面を露出させる。
次に、図12に示すように、半導体基板SBの主面の全面上に、酸化シリコン膜(ボトム酸化膜)X1、窒化シリコン膜(電荷蓄積膜)NF、酸化シリコン膜(トップ酸化膜)X2、およびポリシリコン膜P2を順次形成する。酸化シリコン膜X1は、例えば熱酸化法により形成することができ、窒化シリコン膜NF、酸化シリコン膜X2およびポリシリコン膜P2のそれぞれは、例えばCVD法により形成することができる。酸化シリコン膜X1、窒化シリコン膜NFおよび酸化シリコン膜X2から成る積層膜の膜厚は、15~25nmであり、ポリシリコン膜P2の膜厚は40~80nmである。酸化シリコン膜X1、窒化シリコン膜NF、酸化シリコン膜X2から成る積層膜は、ONO膜C1を構成している。ポリシリコン膜P2は、例えばn型不純物(例えばP(リン))が導入されているn型半導体膜である。
これにより、ゲート絶縁膜GFおよび制御ゲート電極CG1から成る積層パターンの側面および上面並びにフィンFAの上面および側面を覆うように、ONO膜C1およびポリシリコン膜P2が順次積層される。
次に、図13に示すように、例えばドライエッチング法を用いてポリシリコン膜P2を一部除去し、酸化シリコン膜X2の上面を露出させる。つまり、異方性のドライエッチングにより、ポリシリコン膜P2をエッチバックすることで、制御ゲート電極CG1の側面とONO膜C1を介して隣接する領域にのみポリシリコン膜P2を残す。ここでは、制御ゲート電極CG1の側面に沿って延在するポリシリコン膜P2を残し、その他の領域でフィンFAの側面を覆うポリシリコン膜P2が残らないように十分にエッチングを行う。これにより、ポリシリコン膜P2の上面は、ポリシリコン膜P2と隣り合う制御ゲート電極CG1の上面よりも低くなる。
制御ゲート電極CG1の両側の側面のそれぞれには、ONO膜C1を介して、ポリシリコン膜P2がサイドウォールスペーサ状に残る。つまり、制御ゲート電極CG1の側面には、サイドウォールスペーサ状のポリシリコン膜P2が自己整合的に形成される。制御ゲート電極CG1の短手方向(X方向)の一方の側面に隣り合うポリシリコン膜P2は、メモリゲート電極MG1を構成している。
次に、図14に示すように、フォトリソグラフィ技術およびウェットエッチング法を用いて、制御ゲート電極CG1の一方の側面と隣り合うポリシリコン膜P2を除去する。このとき、メモリゲート電極MG1は除去せずに残す。
次に、図15に示すように、例えばウェットエッチング法を用いて、ONO膜C1を一部除去することで、半導体基板SBの上面と、制御ゲート電極CG1および絶縁膜IF2のそれぞれの上面および一部の側面とをONO膜C1から露出させる。これにより、メモリゲート電極MG1の側面および底面に接するONO膜C1を残して、その他の領域のONO膜C1が除去される。ONO膜C1およびメモリゲート電極MG1から成る積層パターンは、Y方向(図15の奥行き方向)に延在している。つまり、当該積層パターンは、フィンFAの上面および側面を覆っており、Y方向に並ぶ複数のフィンFAのそれぞれを跨ぐように形成されている。
次に、図16に示すように、制御ゲート電極CG1、ONO膜C1およびメモリゲート電極MG1をマスクとして用いて異方性エッチング(例えばドライエッチング)を行うことで、制御ゲート電極CG1、ONO膜C1およびメモリゲート電極MG1から露出するフィンFAの上面を下方に後退させる。ここでは、例えばフィンFAの上面の一部を、5~10nm後退させる。このとき、メモリゲート電極MG1に覆われているフィンFAの第1上面は後退しないが、メモリゲート電極MG1と平面視でX方向において隣り合い、制御ゲート電極CG1、ONO膜C1およびメモリゲート電極MG1から露出するフィンFAの第2上面は、第1上面よりも下方に後退する。つまり、ONO膜C1と接する第1上面と、第2上面とは、互いに離間する。本実施の形態では、制御ゲート電極CG1と平面視でX方向において隣り合い、制御ゲート電極CG1、ONO膜C1およびメモリゲート電極MG1のそれぞれから露出するフィンFAの第3上面も、第1上面より下方に後退する。
次に、図17に示すように、半導体基板SBの主面の全面上に、例えばCVD法を用いて絶縁膜を形成した後、ドライエッチング法を用いて当該絶縁膜を一部除去し、半導体基板SBの上面を露出させることで、当該絶縁膜から成るサイドウォールスペーサSWを形成する。サイドウォールスペーサSWは、制御ゲート電極CG1の一方の側面、メモリゲート電極MG1の一方の側面のそれぞれに、自己整合的に形成される。サイドウォールスペーサSWは、例えば酸化シリコン膜、または、窒化シリコン膜および酸化シリコン膜の積層膜などから成るが、図17では、それらの絶縁膜の区別をしておらず、サイドウォールスペーサSWを1つの膜として示している。
サイドウォールスペーサSWの下面は、フィンFAの第2上面および第3上面に接しており、フィンFAの第2上面の一部およびフィンFAの第3上面の一部がサイドウォールスペーサSWから露出している。
その後、イオン注入法を用いて、半導体基板SBの表面にn型の不純物(例えばAs(ヒ素))を打ち込む。ここでは、制御ゲート電極CG1、メモリゲート電極MG1、ONO膜C1、サイドウォールスペーサSWおよび素子分離領域EIが、イオン注入阻止マスクとして用いられる。これにより、制御ゲート電極CG1と隣り合う領域およびメモリゲート電極MG1と隣り合う領域のそれぞれのフィンFAの上面および側面に、n型の拡散領域(拡散層)を形成する。平面視でX方向において制御ゲート電極CG1と隣り合う領域に形成された当該拡散領域は、ドレイン領域DRを構成しており、平面視でX方向においてメモリゲート電極MG1と隣り合う領域に形成された当該拡散領域は、ソース領域SRを構成している。
すなわち、フィンFAの上面および側面を含むフィンFA内部に、n型半導体領域であるソース領域SRおよびドレイン領域DRをそれぞれ形成する。ドレイン領域DRの一部はフィンFAの第3上面に形成されており、ソース領域SRの一部はフィンFAの第2上面に形成されている。ただし、ソース領域SRは、フィンFAの第1上面には形成されておらず、ソース領域SRの全体は、第1上面から下方に離間した位置に形成されている。
なお、サイドウォールスペーサSWを形成する前に、フィンFA内にn型半導体領域である。エクステンション領域を形成してもよい。エクステンション領域は、上記拡散領域よりも不純物濃度が低い半導体領域である。エクステンション領域は、例えばイオン注入法によりn型の不純物(例えばAs(ヒ素))をフィンFAに打ち込むことで形成することができる。エクステンション領域は、例えば、ドレイン領域DRを構成する拡散領域に接してフィンFAの上面および側面を含むフィンFA内部に形成される。
以上の工程により、半導体基板SB上には、制御ゲート電極CG1と、制御ゲート電極CG1の側面にONO膜C1を介して隣接するメモリゲート電極MG1と、制御ゲート電極CG1およびメモリゲート電極MG1を含むパターンを挟むようにフィンFA内に形成されたソース領域SRおよびドレイン領域DRとを有するメモリセルMC1が形成される。すなわち、制御ゲート電極CG1、ソース領域SRおよびドレイン領域DRは制御トランジスタを構成し、メモリゲート電極MG1、ソース領域SRおよびドレイン領域DRはメモリトランジスタを構成し、メモリセルMC1は制御トランジスタおよびメモリトランジスタにより構成されている。MONOSメモリであるメモリセルMC1は、ONO膜C1内に、電荷蓄積膜(電荷蓄積部)として機能する窒化シリコン膜NFを有している。
次に、図18に示すように、半導体基板SBの上面の全面上に、CVD法などを用いて、例えば窒化シリコン膜から成る薄いライナー膜(図示しない)と、例えば酸化シリコン膜から成る厚い層間絶縁膜IL1とを順次形成する。続いて、例えばCMP(Chemical Mechanical Polishing)法を用いて層間絶縁膜IL1の上面を研磨して平坦化する。このとき、制御ゲート電極CG1、メモリゲート電極MG1、ONO膜C1およびサイドウォールスペーサSWのそれぞれの上面を露出させる。
なお、ここでは説明を省略しているが、ソース領域SRおよびドレイン領域DRの形成後、層間絶縁膜IL1の形成前に、エピタキシャル成長法を用いて、ソース領域SRおよびドレイン領域DRのそれぞれの上にエピタキシャル成長層(半導体層)を形成してもよい。また、ここでは説明を省略しているが、層間絶縁膜IL1の形成前に、ソース領域SR、ドレイン領域DR、制御ゲート電極CG1およびメモリゲート電極MG1のそれぞれの表面を覆うシリサイド層を形成してもよい。上記エピタキシャル層を形成する場合、ソース領域SRおよびドレイン領域DRのそれぞれに電気的に接続される当該シリサイド層は、エピタキシャル層の表面を覆うように形成される。シリサイド層は、後述するプラグ(コンタクトプラグ)と各ゲート電極およびソース・ドレイン領域などの半導体層との間の接続抵抗を低減するために形成される。
次に、図19に示すように、半導体基板SBの上面の全面上に、CVD法などを用いて、例えば酸化シリコン膜から成る層間絶縁膜IL2を形成することで、制御ゲート電極CG1、メモリゲート電極MG1、ONO膜C1およびサイドウォールスペーサSWのそれぞれの上面を覆う。
このように、図18を用いて説明したCMP工程で各ゲート電極を露出させた後に、図19を用いて説明したように2層目の層間絶縁膜IL2を形成している理由は、例えば、メモリセルMC1が形成されているメモリセル領域以外のロジック回路領域などにおいて形成されるトランジスタのゲート電極をメタルゲート電極に置換することにある。つまり、各ゲート電極を露出させた後に、ロジック回路領域の電界効果トランジスタのゲートパターンを除去し、それにより形成された溝内に金属膜から成るゲート電極を埋め込むことで、低いゲート抵抗を有するトランジスタを形成することができる。ここでは、メモリセル領域でメタルゲート電極への置換を行わない場合について説明するが、制御ゲート電極CG1およびメモリゲート電極MG1は、層間絶縁膜IL2の形成前にメタルゲート電極に置換してもよい。
次に、図20に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜IL1およびライナー膜(図示しない)を貫通するコンタクトホールを複数形成する。コンタクトホールを複数開口することで、ソース領域SR、ドレイン領域DR、制御ゲート電極CG1およびメモリゲート電極MG1のそれぞれの上面を、層間絶縁膜IL1、IL2およびライナー膜から露出させる。なお、制御ゲート電極CG1およびメモリゲート電極MG1のそれぞれの直上のコンタクトホールは、図20に示していない領域に形成される。
続いて、上記複数のコンタクトホールのそれぞれの内部に、例えばTi(チタン)を含むバリア導体膜を介して、例えばW(タングステン)膜を埋め込んだ後、層間絶縁膜IL2上の余計な導電膜を除去する。これにより、各コンタクトホール内に埋め込まれたバリア導体膜とタングステン膜とを含むプラグ(コンタクトプラグ、導電性接続部)PGを形成する。複数のプラグPGのそれぞれは、ソース領域SR、ドレイン領域DR、制御ゲート電極CG1、メモリゲート電極MG1または半導体基板SBに所定の電位を供給するために形成される導電体である。
具体的なプラグPGの形成工程では、まず、半導体基板SBの上面の全面上にスパッタリング法などを用いて上記バリア導体膜(図示しない)を形成し、コンタクトホール内の表面をバリア導体膜により覆う。その後、スパッタリング法などを用いて半導体基板SB上にタングステン膜(主導体膜)を形成し、複数のコンタクトホールのそれぞれの内部をタングステン膜により完全に埋め込む。続いて、CMP法などを用いて、層間絶縁膜IL2上の余分なバリア導体膜およびタングステン膜を除去することで、層間絶縁膜IL2の上面を露出させる。これにより、層間絶縁膜IL2およびタングステン膜との上面を平坦化させ、各コンタクトホール内に、バリア導体膜およびタングステン膜から成るプラグPGを形成する。
次に、図21に示すように、配線層を形成する。すなわち、層間絶縁膜IL2上に、例えばCVD法を用いて、酸化シリコン膜などから成る層間絶縁膜IL3を形成する。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜IL3を貫通してプラグPGの上面を露出させるビアホールを複数形成する。続いて、層間絶縁膜IL3上にスパッタリング法などを用いて形成した金属膜により、各ビアホールを完全に埋め込んだ後、層間絶縁膜IL3上の当該金属膜をパターニングすることで、層間絶縁膜IL3上の当該金属膜から成る配線M1を形成する。
なお、上記形成方法とは異なり、配線M1を所謂デュアルダマシン法により形成してもよい。また、図21には示していないが、実際には、プラグPGの上面を覆う配線を、例えば所謂シングルダマシン法などを用いて形成することが考えられる。配線M1は、図1に示す配線MW(ビット線BL)に相当する。
その後の工程では、層間絶縁膜と、それらの層間絶縁膜に埋め込まれた配線およびビアとを含む配線層を層間絶縁膜IL3上に複数積層することで上層配線(図示しない)を形成し、本実施の形態の半導体装置が略完成する。
なお、ここでは制御ゲート電極CG1およびメモリゲート電極MG1を形成した後に、ソース・ドレイン領域の形成予定箇所であるフィンFAの上面の一部を後退させることについて説明した(図16参照)。これに対し、フォトリソグラフィ技術およびドライエッチング法を用いるなどして、制御ゲート電極CG1またはメモリゲート電極MG1の形成前にフィンFAの上面の当該一部を後退させてもよい。
<本実施の形態の半導体装置の製造方法の効果>
本実施の形態の半導体装置の製造方法では、FINFETから成るスプリットゲート型のMONOSメモリにおいて、メモリゲート電極MG1の直下のフィンFAの第1上面から下方に離間したソース領域SRを形成することにより、図5、図6、図34および図35を用いて説明した半導体装置の効果と同様の効果を得ることができる。
つまり、電界が集中し易いフィンの第1上面からソース領域を下方に離間させることで、書込み動作、消去動作のいずれにおいても、ONO膜に対する電荷の局所的な注入を回避できる。したがって、局所的な電荷注入が引き起こす書換え耐性劣化、および、リテンション特性の劣化を防ぐことができる。よって、不揮発性記憶素子の書換え可能な回数(寿命)を増大することができるため、半導体装置の性能を向上させることができる。
また、ここでは、ドレイン領域DRが形成されるフィンFAの第3上面と、ソース領域SRが形成されるフィンFAの第2上面とを同一工程で後退させている。このため、第3上面が後退しないように保護するためのフォトレジスト膜を形成する必要がないため、半導体装置の製造工程を簡略化することができる。
<変形例>
本実施の形態の主な特徴はソース領域SRをメモリゲート電極の直下のフィンの第1上面から離間させて形成することにあるため、ドレイン領域を第1上面より下に離間させる必要はない。本変形例では、ソース領域が形成されるフィンの第2上面のみを下方に後退させ、ドレイン領域が形成されるフィンの第3上面を下方に後退させない構造について、図22および図23を用いて説明する。図22および図23は、本実施の形態の変形例である半導体装置の製造工程中の断面図である。なお、ここではプラグ上の層間絶縁膜IL3および配線M1(図21参照)の図示および形成工程の説明を省略する。
本変形例の半導体装置の製造工程では、まず、図7~図15を用いて説明した工程と同様の工程を行う。これにより、フィン上を跨ぐ制御ゲート電極CG1、メモリゲート電極MG1およびONO膜C1(図15参照)を形成する。
次に、図22に示すように、フォトレジスト膜(保護膜)PRから成るレジストパターンを、半導体基板SB上に形成する。フォトレジスト膜PRは、制御ゲート電極CG1とX方向で隣り合い、制御ゲート電極CG1、メモリゲート電極MG1およびONO膜C1から露出するフィンFAの上面(第3上面)を覆うレジストパターンである。ここでは、フォトレジスト膜PRは制御ゲート電極CG1の上面と、ONO膜C1の上面と、メモリゲート電極MG1の上面の一部とを連続的に覆っており、メモリゲート電極MG1の上面の他の一部を露出している。また、フォトレジスト膜PRは、メモリゲート電極MG1とX方向で隣り合い、制御ゲート電極CG1、メモリゲート電極MG1およびONO膜C1から露出するフィンFAの上面(第2上面)を露出している。
続いて、フォトレジスト膜PRをマスクとして用いてドライエッチングを行うことで、フィンFAの上面のうち、メモリゲート電極MG1とX方向で隣り合い、制御ゲート電極CG1、メモリゲート電極MG1およびONO膜C1から露出する第2上面を下方に後退させる。このとき、フィンFAの第3上面はフォトレジスト膜PRにより保護されているため後退しない。また、制御ゲート電極CG1の上面と、ONO膜C1の上面と、メモリゲート電極MG1の上面の一部とは、フォトレジスト膜PRに覆われているため、当該ドライエッチングで後退しない。メモリゲート電極MG1の上面の他の一部が後退するため、メモリゲート電極MG1の上面には段差が形成される。
次に、図23に示すように、図17~図20を用いて説明した工程を行うことで、メモリセルMC2を含む本変形例の半導体装置が略完成する。メモリセルMC2は、ソース領域SR、ドレイン領域DR、制御ゲート電極CG1およびメモリゲート電極MG1を有している。メモリセルMC2の構造は、ドレイン領域DRの一部が形成されたフィンFAの第3上面が、メモリゲート電極MG1の直下のフィンFAの第1上面と同じ高さに位置しており、第1上面に対して後退していない点で、図3に示すメモリセルMC1とは異なる。つまり、ソース領域SRの上面は、ドレイン領域DRの上面より低い。なお、図22を用いて説明した工程ではメモリゲート電極MG1の上面に段差が生じているが、図18を用いて説明した平坦化工程(CMP法による研磨工程)によりメモリゲート電極MG1の上面は平坦化されている。
本変形例では、図1~図21を用いて説明した実施の形態と同様の効果を得ることができる。さらに、本変形例ではドレイン領域DRが形成された領域のフィンFAの上面が後退していないため、ドレイン領域DR上の層間絶縁膜IL1、IL2の合計膜厚を低減することができる。したがって、ドレイン領域DR上に形成するプラグPGの高さ(厚さ、深さ)を小さくすることができる。プラグPGが埋め込まれるコンタクトホールは、貫通する層間絶縁膜の膜厚が大きい場合、大きな直径で開口される必要があるため、層間絶縁膜の膜厚を低減することで、コンタクトホールの直径を縮小することができる。すなわち、本変形例では、ドレイン領域DR上のプラグPGを形成する際の自由度を高めることができる。
(実施の形態2)
前記実施の形態1では、ソース領域が形成される箇所のフィンの上面を後退させることで、ソース領域とメモリゲート電極の直下のフィンの上面とを離間させることについて説明した。以下では、フィンの上面を後退させず、イオン注入の方法などを変更することで、ソース領域とメモリゲート電極の直下のフィンの上面とを離間させることについて、図24および図25を用いて説明する。図24および図25は、本実施の形態2の半導体装置の製造工程中の断面図である。なお、ここではプラグ上の層間絶縁膜IL3および配線M1(図21参照)の図示および形成工程の説明を省略する。
ここでは、図24および図25に示すように、フィンFAの側面が半導体基板SBの上面に対してテーパーを有していている構造を示す。つまり、フィンFAは、上端の幅よりも下端の幅の方が大きい台形の断面構造を有している。
本実施の形態の半導体装置の製造工程では、まず、図7~図15を用いて説明した工程と同様の工程を行う。これにより、フィン上を跨ぐ制御ゲート電極CG1、メモリゲート電極MG1およびONO膜C1(図15参照)を形成する。
次に、図24に示すように、制御ゲート電極CG1およびメモリゲート電極MG1を含むパターンの両側の側面のそれぞれを覆うサイドウォールスペーサSWを形成する。サイドウォールスペーサSWは、図16を用いて説明したサイドウォールスペーサSWの形成方法と同様の方法で形成することができる。
続いて、制御ゲート電極CG1、メモリゲート電極MG1、ONO膜C1およびサイドウォールスペーサSWをマスク(イオン注入阻止マスク)として用いて、n型不純物(例えばAs(ヒ素))をフィンFA内に打ち込むことで、ドレイン領域DRおよびソース領域SRをそれぞれ形成する。ここでは、フォトレジスト膜(図示しない)を用い、ドレイン領域DRとソース領域SRとを別々のイオン注入工程で形成する。ソース領域SRおよびドレイン領域DRは、どちらを先に形成してもよい。
また、ソース領域SRは、2回以上のイオン注入工程により形成する。すなわち、1回目のイオン注入では、比較的大きいエネルギーでイオン注入を行うことで、フィンFAの上面からの深さRp1の位置と、深さRp1の位置よりもさらに深い領域との間に亘って第1拡散領域S1を形成する。つまり第1拡散領域S1はフィンFAの上面から離間して形成される。また、2回目のイオン注入では、比較的小さいエネルギーでイオン注入を行うことで、フィンFAの上面から第1拡散領域S1に亘って第2拡散領域S2を形成する。つまり、2回目のイオン注入では、フィンFAの上面に、深さRp1を有する第2拡散領域S2を形成する。
第1拡散領域S1と第2拡散領域S2とは互いに接しており、第2拡散領域S2の一部が第1拡散領域S1の一部と重なっていてもよい。第2拡散領域S2は、第1拡散領域S1よりも、制御ゲート電極CG1およびメモリゲート電極MG1のそれぞれの直下の領域から離れた位置に形成する。言い換えれば、第1拡散領域S1は、第1拡散領域S1上の第2拡散領域S2よりも、制御ゲート電極CG1およびメモリゲート電極MG1のそれぞれの直下の領域に近い位置に形成する。ソース領域SRは、第1拡散領域S1と第2拡散領域S2とにより構成されている。なお、第1拡散領域S1の形成前に第2拡散領域S2を形成してもよい。第1拡散領域S1および第2拡散領域S2は、例えば同じ不純物濃度を有している。
第2拡散領域S2の下に位置する第1拡散領域S1のドレイン領域DR側の端部は、第2拡散領域S2のドレイン領域DR側の端部よりもX方向(ゲート長方向)においてドレイン領域DR側に位置している。つまり、平面視において、第1拡散領域S1のドレイン領域DR側の端部は、第2拡散領域S2のドレイン領域DR側の端部よりもメモリゲート電極MG1側に形成されている。また、第2拡散領域S2は、メモリゲート電極MG1の直下には形成されていない。すなわち、ソース領域SRは、メモリゲート電極MG1の直下のフィンFAの第1上面から離間して形成されている。ここでは、ソース領域SRの一部(第1拡散領域S1)はメモリゲート電極MG1の直下に位置しているが、ソース領域SRの全体はメモリゲート電極MG1の直下の領域からX方向において離間していてもよい。
上記のように、ソース領域SRは、フィンFAの上面に形成された部分(第2拡散領域S2)よりも、フィンFAの上面よりも深い位置に形成された部分(第1拡散領域S1)の方が、ドレイン領域DR側に近い位置に形成されており、かつ、メモリゲート電極MG1の直下のフィンFAの第1上面には、ソース領域SRは形成されていない。
このような構造を形成する方法として、複数回のイオン注入工程により第1拡散領域S1および第2拡散領域S2を形成することを説明したが、例えば斜めイオン注入法を用いてソース領域SRを形成してもよい。すなわち、半導体基板SBの上面(主面)およびフィンFAの上面に対して斜めの方向から、フィンFAの上面にイオン注入を行うことで、ソース領域SRを形成してもよい。より具体的には、メモリゲート電極MG1の側面のうち、制御ゲート電極CG1側とは反対側の側面と、フィンFAの上面との両方に対して斜めの方向から、フィンFAの上面(第2上面)に対してn型の不純物イオンを注入する。これにより、フィンFAの上面に形成された部分よりも、フィンFAの上面よりも深い位置に形成された部分の方が、ドレイン領域DR側に近い位置に形成され、かつ、メモリゲート電極MG1の直下のフィンFAの第1上面から離間しているソース領域SRを形成することができる。言い換えれば、ソース領域SRのドレイン領域DR側の端部は、フィンFAの第2上面のソース領域SRよりもドレイン領域DR側に位置している。
図24では、第1拡散領域S1を形成する際のイオン注入工程で素子分離領域EIにn型不純物が注入された深さRp2を示している。また、図24では、素子分離領域EIにn型不純物が注入された領域の上面を破線で示している。深さRp1、Rp2のそれぞれの大きさは、例えば同等である。深さRp1は、例えば5~10nmである。第1拡散領域S1および第2拡散領域S2の不純物濃度は、例えば1×1018/cm3以上であり、第1拡散領域S1とメモリゲート電極MG1との間の領域、つまり、ソース領域SRが形成されていない領域のフィンFA内の不純物濃度は、例えば1×1018/cm3未満である。つまり、ソース領域SRは導体とみなすことが可能であるが、第1拡散領域S1とメモリゲート電極MG1との間の領域であって、第2拡散領域S2が形成されていない領域は、抵抗値が高く、導体とみなすことはできない領域である。言い換えれば、ソース領域SRは消去動作時に正孔が発生する領域であるが、第1拡散領域S1とメモリゲート電極MG1との間の領域は消去動作時にホールが発生する領域ではない。
上記の工程でソース・ドレイン領域を形成することにより、ソース領域SR、ドレイン領域DR、制御ゲート電極CG1およびメモリゲート電極MG1を含むメモリセルMC3を形成することができる。
次に、図25に示すように、図18~図20を用いて説明した工程を行うことで、メモリセルMC3を含む本実施の形態の半導体装置が略完成する。メモリセルMC3は、制御ゲート電極CG1、メモリゲート電極MG1およびONO膜C1から露出し、ソース領域SRの一部が形成されているフィンFAの第2上面が、メモリゲート電極MG1の直下のフィンFAの第1上面と同じ高さに位置している点で、図23に示す前記実施の形態1の変形例のメモリセルMC2とは異なる。また、メモリセルMC2とは異なり、上記のように、ソース領域SRは、フィンFAの上面に形成された部分(第2拡散領域S2)よりも、フィンFAの上面よりも深い位置に形成された部分(第1拡散領域S1)の方が、ドレイン領域DR側に近い位置に形成されている。これに対し、メモリゲート電極MG1の直下のフィンFAの第1上面には、ソース領域SRは形成されておらず、X方向でドレイン領域DRに最も近いソース領域SRの端部が第1上面から離間している点で、メモリセルMC2、MC3は互いに共通している。
このように、フィンFAの上面に段差を設けずとも、ソース領域SRを形成するために行うイオン注入の方法を工夫することで、ソース領域SRのドレイン領域DR側の端部をメモリゲート電極MG1の直下のフィンFAの第1上面から離間させることができる。これにより、前記実施の形態1と同様の効果を得ることができる。つまり、ソース領域SRの上面のうち、ソース領域SRのドレイン領域DR側の端部の上面を第1上面から下方にオフセットすることで、動作時に制御ゲート電極CG1側で主にフィンFAの側面を流れていた電流が、メモリゲート電極MG1の直下でフィンFAの頂部に集中することを防ぐことができる。よって、フィンFAの第1上面近傍のONO膜C1内に局所的に電荷が注入されることに起因する書換え耐性劣化、および、リテンション特性の劣化を防ぐことができる。よって、不揮発性記憶素子の書換え可能な回数を増大することができるため、半導体装置の性能を向上させることができる。
また、ドライエッチングによるフィンFAの上面を後退させる工程を省略することができるため、ドライエッチングに起因するエッチング残渣の発生を防ぐことができる。つまり、半導体装置の製造工程を簡略化することができ、また、半導体装置の信頼性を向上させることができる。
なお、本実施の形態では、前記実施の形態1と異なりフィンFAの上面に段差を形成しない場合について説明したが、図15を用いて説明したONO膜C1の除去工程およびその後の工程で行われる洗浄工程などにより、メモリゲート電極MG1と隣り合う領域のフィンFAの上面の高さが、メモリゲート電極MG1の直下のフィンの第1上面よりも低くなることがあり得る。
<変形例>
本変形例では、イオン注入により形成されたソース領域内の不純物が、熱処理などによりメモリゲート電極の直下のフィンの頂部に拡散しないようにするため、フィンの頂部に拡散防止層を形成することについて、図26~図29を用いて説明する。図26~図29は、本実施の形態の変形例である半導体装置の製造工程中の断面図である。なお、ここではプラグ上の層間絶縁膜IL3および配線M1(図21参照)の図示および形成工程の説明を省略する。
本変形例の半導体装置の製造工程では、まず、図26に示すように、半導体基板SBを用意する。続いて、例えばALD(Atomic Layer Deposition:原子層堆積)法を用いて、半導体基板SBの上面上に、単原子層である酸素吸着層MLを形成する。酸素吸着層MLは、例えばSi(シリコン)膜から成り、O(酸素)を含む酸素含有層である。
次に、図27に示すように、エピタキシャル成長法を用いて、酸素吸着層ML上にエピタキシャル層である半導体層SL1を形成する。酸素吸着層MLは半導体層SL1と一体化するため、図27では、酸素吸着層MLを示していない。酸素吸着層MLは酸素を含む層であるが、単原子層であるため、エピタキシャル成長は阻害されず、半導体層SL1を形成することができる。半導体層SL1の厚さは、例えば5~10nmである。半導体層SL1は酸素含有層であり、拡散防止層として機能する。
次に、図28に示すように、図7を用いて説明した絶縁膜IF1、IF2の形成工程、図8~図15を用いて説明した工程、および、図24を用いて説明した工程を行うことで、フィンFA上にメモリセルMC4を形成する。メモリセルMC4は、ソース領域SR、ドレイン領域DR、制御ゲート電極CG1およびメモリゲート電極MG1を含む不揮発性記憶素子である。ソース領域SRは、図24を用いて説明した複数回のイオン注入(多段注入)、または斜めイオン注入により形成される。
ここでは、フィンFAは、半導体基板SBの一部と、半導体基板SB上の半導体層SL1とにより構成されている。つまり、フィンFAの上端は酸素を含む半導体層SL1により構成されている。フィンFAの上面には、段差は形成されていない。また、ここでは、図24を用いて説明した工程のうち、第1拡散領域S1を半導体層SL1よりも下の半導体基板SB内に形成する。つまり、ソース領域SRを構成する部分のうち、X方向で最もドレイン領域DR側に近い端部を、半導体層SL1よりも下に形成する。また、第2拡散領域S2は、半導体層SL1の上面から下面に亘って形成する。すなわち、第1拡散領域S1上のフィンFA内の酸素濃度は、第1拡散領域S1の上面より下のフィンFAの酸素濃度よりも高い。つまり、第1拡散領域S1上であって、メモリゲート電極MG1の直下のフィンFAの第1上面の直下におけるフィンFA(半導体層SL1)の酸素濃度は、第1拡散領域S1の上面より下のフィンFAの酸素濃度よりも高い。図24では、半導体層SL1の下にp型ウェルPWが形成された構造を示しているが、p型ウェルPWは、半導体層SL1内にも形成されている。
続いて、フィンFA内を含む半導体基板SB内などの半導体層内に導入された不純物を拡散させるために熱処理(活性化アニール)を行う。このとき、半導体層SL1は不純物の拡散に対して障壁となるため、半導体層SL1よりも下でドレイン領域DR側に突出するソース領域SRが含有する不純物が、半導体層SL1と半導体基板SBとの境界よりも上に拡散することを防ぐことができる。言い換えれば、ソース領域SRの一部がメモリゲート電極MG1の直下の第1上面側に拡散することを防ぐことができる。
次に、図29に示すように、図18~図20を用いて説明した工程を行うことで、メモリセルMC4を含む本変形例の半導体装置が略完成する。
本変形例では、図24を用いて説明した注入工程において、フィンFAの上面から離間した深さに高濃度のソース領域SRを形成し、その後熱処理を行うなどして不純物が拡散したとしても、図28を用いて説明したように、メモリゲート電極MG1の直下のフィンFAの頂部の不純物濃度を低く保つことができる。よって、より確実に、ソース領域SRのドレイン領域DR側の端部を第1上面から下方にオフセットすることができる。これにより、動作時に制御ゲート電極CG1側で主にフィンFAの側面を流れていた電流が、メモリゲート電極MG1の直下でフィンFAの頂部に集中することを防ぐことができる。よって、フィンFAの第1上面近傍のONO膜C1内に局所的に電荷が注入されることに起因する書換え耐性劣化、および、リテンション特性の劣化を防ぐことができる。よって、不揮発性記憶素子の書換え回数を増大することができるため、半導体装置の性能を向上させることができる。
(実施の形態3)
本実施の形態では、メモリゲート電極を形成した後に制御ゲート電極を形成する場合について、図30~図33を用いて説明する。図30~図33は、本実施の形態3の半導体装置の製造工程中の断面図である。なお、ここではプラグ上の層間絶縁膜IL3および配線M1(図21参照)の図示および形成工程の説明を省略する。
本実施の形態の半導体装置の製造工程では、まず、図7および図8を用いて説明した工程と同様の工程を行うことでフィンFAを形成する。なお、図8を用いて説明した工程を行った時点で、図8に示す絶縁膜IF1、IF2は除去されているものとして、以下の説明を行う。
次に、図30に示すように、半導体基板SB上に、ONO膜C1およびポリシリコン膜を形成する。ONO膜C1および当該ポリシリコン膜の形成する方法は、図12を用いて説明した方法と同様である。続いて、フォトリソグラフィ技術およびエッチング法を用いて、当該ポリシリコン膜およびONO膜C1をパターニングする。これにより、フィンFAをONO膜C1を介して跨ぐように、当該ポリシリコン膜から成るメモリゲート電極MG2を形成する。ONO膜C1およびメモリゲート電極MG2から成る積層パターンは、Y方向に延在している。
次に、図31に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、メモリゲート電極MG2のX方向の両側に隣接するフィンFAの上面のそれぞれうち、一方の第2上面を後退させる。つまり、図22を用いて説明した工程と同様のエッチバックを行う。このとき、メモリゲート電極MG2の上面の一部が後退することが考えられるが、ここではその図示を省略する。
次に、図32に示すように、半導体基板SB上に、例えばCVD法を用いて絶縁膜IF4を形成する。絶縁膜IF4の膜厚は、例えば10nmである。絶縁膜IF4は、例えば酸化シリコン膜から成り、メモリゲート電極MG2の側面および上面、並びに、フィンFAの表面および素子分離領域EIの上面を覆うように形成される。続いて、ドライエッチングを行うことで、フィンFAの上面を露出させる。つまり、フィンFAの側面およびフィンFAの側面を覆う絶縁膜IF4を残し、他の絶縁膜IF4を除去する。なお、フィンFAの側面を覆う絶縁膜IF4は図示していない。
続いて、例えば熱酸化法などを用いて、フィンFAを覆う絶縁膜IF3を形成する。その後、半導体基板SB上に、例えばCVD法を用いてポリシリコン膜P1を形成し、その後、ドライエッチングを行って、フィンFAの上面をポリシリコン膜P1から露出させる。これにより、メモリゲート電極MG2の両側の側面には絶縁膜IF4を介してサイドウォールスペーサ状のポリシリコン膜P1が残る。当該ポリシリコン膜P1は、フィンFA上に絶縁膜IF3を介して形成されている。ここで、X方向におけるメモリゲート電極MG2の横のフィンFAの上面のうち、図31を用いて説明したエッチバックにより後退していない方の上面上に形成された絶縁膜IF3は、ゲート絶縁膜GFを構成している。また、ゲート絶縁膜GF上のポリシリコン膜P1は、制御ゲート電極CG2を構成している。
次に、図33に示すように、フォトリソグラフィ技術およびエッチング法を用いて、図31を用いて説明したエッチバックにより後退したフィンFAの第2上面上の絶縁膜IF3およびポリシリコン膜P1、並びに、当該ポリシリコン膜P1と隣接している絶縁膜IF4を除去することで、メモリゲート電極MG2の側面のうち、制御ゲート電極CG2と隣接していない方の側面を露出させる。
続いて、図17~図20を用いて説明した工程を行うことで、サイドウォールスペーサSW、ソース領域SR、ドレイン領域DR、層間絶縁膜IL1、IL2、プラグPGを形成することで、本実施の形態の半導体装置が略完成する。ここでは、図22を用いて説明した工程と同様にして、メモリゲート電極MG2の直下のフィンFAの第1上面よりも後退したフィンFAの第2上面にソース領域SRを形成し、第1上面と同様の高さに位置するフィンFAの第3上面にドレイン領域DRを形成する。すなわち、ドレイン領域DRは制御ゲート電極CG2側のフィンFAの第3上面および側面に形成されており、ソース領域SRはメモリゲート電極MG2側のフィンFAの第2上面および側面に形成されている。ソース領域SR、ドレイン領域DR、制御ゲート電極CG2およびメモリゲート電極MG2は、メモリセルMC5を構成している。
本実施の形態の半導体装置の構造は、制御ゲート電極CG2およびメモリゲート電極MG2の間に介在する絶縁膜がONO膜ではなく、例えば酸化シリコン膜のみから成る点で、図23に示すメモリセルMC2と異なるが、その他の構造はメモリセルMC2と同様である。すなわち、本実施の形態では、前記実施の形態1の変形例と同様の効果を得ることができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
また、前記実施の形態1~3では、ONO膜を酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順に積層して形成した膜として説明したが、ONO膜は、例えば、半導体基板上に酸化シリコン膜、酸化ハフニウム膜(電荷蓄積膜)、酸化アルミニウム膜を順に積層したものであってもよい。