TW202133405A - 半導體裝置 - Google Patents

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久本大
川嶋祥之
橋本孝司
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日商瑞薩電子股份有限公司
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Abstract

本發明揭示一種半導體裝置，該半導體裝置具有使用一FinFET之一分離閘極型MONOS結構，且該半導體裝置包含：一源極及一汲極，各係由一n型雜質擴散層形成；一第一通道形成層，其經形成於一控制閘極下且係由摻雜一p型雜質之一半導體層形成；及一第二通道形成層，其經形成於一記憶體閘極下且係由摻雜一n型雜質之一半導體層形成。進一步，該半導體裝置包含一p型半導體層，該p型半導體層係形成於該第二通道形成層下，且其雜質濃度高於一半導體基材之雜質濃度。

Description

半導體裝置
本發明係關於一種半導體裝置，且尤其係關於一種適用於包含具有鰭結構之一電晶體(FinFET：鰭式場效電晶體)之半導體裝置之科技。
已廣泛應用快閃記憶體作為電寫入及可擦除非揮發性記憶體。此等儲存裝置在MISFET (金屬絕緣體半導體場效電晶體)之閘極電極下具有一電荷捕捉絕緣膜，且經組態以使用該電荷捕捉絕緣膜中之電荷累積狀態作為儲存資訊且將其作為電晶體之臨限值讀出。此處提及之電荷捕捉絕緣膜係能够累積電荷之一絕緣膜，且其實例包含一氮化矽膜。藉由注入及發射電荷至電荷累積膜中來改變MISFET之臨限值，可將MISFET用作一非揮發性記憶體。快閃記憶體亦稱為MONOS (金屬氧化物氮氧化物半導體)電晶體。
此外，已廣泛應用使用MONOS電晶體作為一記憶體電晶體且進一步添加一控制電晶體的分離閘極型記憶體胞。此外，FinFET作為一種能够提高操作速度、降低漏電流及功耗且使半導體元件小型化之場效電晶體而所悉知。舉例而言，FinFET係一電晶體元件，其經組態以具有突出在一半導體基材上以作為一通道區域的一半導體層，及經形成以跨立於該突出半導體層的一閘極電極。日本未經審查專利申請公開案第2017-45860號(專利文件1)揭示了FinFET之一實例。
首先，將描述FinFET在操作中之特徵。該FinFET之特徵在於具有雙閘極結構，其中該閘極配置於該鰭片之兩側，以作為通道。因此，其在該通道中具有一平電位分佈。圖1A展示該FinFET在通道深度方向上之電位分佈，且圖1B展示了一普通平坦型MOSFET在通道深度方向上之電位分佈。應注意，圖1A及圖1B類比地展示FET兩者係N型MOSFET之情况下之電位分佈。
藉由在該基材與該閘極之間施加偏壓形成該電位分佈。此電位分佈取決於摻雜至通道中之雜質濃度。為了抑制歸因於短通道效應之特性劣化，增加該通道之雜質濃度係必需的，且因此使普通平坦型MOSFET之電位分佈變得陡峭，如圖1B所展示。也就是說，閘極電位Vg與基材電位Vsub之間的差別很大。
另一方面，如圖1A所展示，具有相同電位之閘極電極配置於該FinFET中之該鰭片之兩側，且該通道兩側之表面具有相同電位。因此，閘極電位Vg與基材電位Vsub之間的差別很小。在該FinFET中，可藉由此雙閘極結構抑制該短通道效應，且因此保持較低雜質濃度。因此，該通道中之該電位分佈如圖1A示意性展示一樣平，亦即，垂直電場可變得做的非常小。
當考慮到電晶體操作時，藉由弱垂直電場可獲得很多優點(諸如高反轉層遷移率及降低雜訊)，且此係FinFET被用作標準裝置結構之原因。應注意，圖1A及圖1B中之參考符號ϕC、ϕV及EF指示在能帶中之傳導帶、價帶及費米能階。
另一方面，在具有電荷捕捉絕緣膜之分離閘極型記憶體中，藉由在寫入及擦除時使用該垂直電場來執行對電荷保持部分之電荷注入及電荷提取。因此，若該垂直電場較低時，則會出現寫入效率及擦除效率下降之問題。
以下將參照圖2描述一MONOS電晶體之一記憶體胞MC之一結構。該記憶體胞MC包含：一控制閘極CG，其用作一字線WL；一記憶體閘極MG，其用作一寫入及擦除電極；一汲極DR，其配置於該控制閘極CG之側面且由一n+ 型擴散層形成；及一源極SR，其配置於該記憶體閘極MG之側面且由一n+ 型擴散層形成。該控制閘極CG控制該控制閘極CG下之一通道形成層CGC，該通道形成層CGC藉由經由一閘極絕緣膜GI之場效而形成於一p型基材PSUB之一表面，且該記憶體閘極MG經由一電荷捕捉膜CTF控制該記憶體閘極MG下之一通道MGC。
此外，經由一位元線BL、一源極線SL、一基材電位線VSUB及一子字線供應一預定電位給該汲極DR、該源極SR、該p型基材PSUB及該記憶體閘極MG之各者。大體上，源極及汲極之名稱取決於通道載子之流向，但由於分離閘極型MONOS具有一不對稱結構，為方便起見，將源極及汲極之名稱用作特定擴散層之電極名稱。因此，該載子可取決於操作模式而從汲極流向源極。
在該分離閘極型MONOS中，在寫入時藉由使用SSI (源極側注入)而藉由垂直電場將電子注入至該電荷捕捉膜中。在擦除時，藉由該MG通道之水平電場加速藉由在擴散層(源極)之端部處能帶間穿隧產生之電洞，將該等電洞注入至該電荷捕捉膜中。因此，該通道內之低垂直電場對寫入特性具有最嚴重效應。
如上所述，一重要問題係當使用藉由FinFET形成之分離閘極型MONOS時改良寫入特性。
從說明書及圖式之描述中可看出其他問題及新特徵。
一種根據一項實施例之半導體裝置具有使用一FinFET之一分離閘極型MONOS結構，且該半導體裝置包含：一源極及一汲極，各由一n型雜質擴散層形成；一第一通道形成層，其形成於一控制閘極下且由摻雜一p型雜質之一半導體層形成；及一第二通道形成層，其形成於一記憶體閘極下且由摻雜一n型雜質之一半導體層形成。進一步，該半導體裝置包含一p型半導體層，該p型半導體層形成於該第二通道形成層下且其雜質濃度高於一半導體基材之雜質濃度。
藉由根據本實施例之該半導體裝置，可使用一FinFET改良該分離閘極型MONOS之該寫入特性。
將參照附圖來詳細描述根據本實施例之半導體裝置。應注意，在說明書及附圖中，相同組件或對應組件係由相同參考符號表示，且其重複描述將被省略。此外，本實施例及各修改可被至少部分地適當相互組合。此外，在一些情況下，可省略在橫截面視圖中表示截面不是空心的對角線，以使附圖易於看見。若截面係空心的，則截面是空心的這一事實在說明書中有明確描述。
符號「-」及「+」指示n導電型或p導電型雜質之相對濃度。舉例而言，在n型雜質之情况下，雜質濃度按照「n-- 」、「n- 」、「n」、「n+ 」及「n++ 」之順序變高。
(第一實施例)
將參照圖3至圖5來描述根據第一實施例之半導體装置。首先，將描述藉由使用具有一分離閘極型MONOS結構之一半導體裝置來組態非揮發性記憶體陣列之情況下之一典型操作。在分離閘極型MONOS結構中，採用包含至少一控制閘極CG及一記憶體閘極MG之一分離閘結構。
圖3展示一典型陣列結構設計。圖3展示一非揮發性記憶體模組之一實例，且係展示複數個記憶體胞MC之四個記憶體胞元MC之連接關係之等效電路圖。各控制閘極CG電連接至用於控制閘極CG之一字線驅動電路WLD，各記憶體閘極MG電連接至用於記憶體閘極之一記憶體閘極驅動電路MGD，一源極SR電連接至一源極線驅動電路SLD，且一汲極DR電連接至用於位線位元線之一位元線驅動電路BLD。此外，藉由一基材電壓電路VGEN施加一預定電位至一半導體基材PSUB。
圖4展示圖3所示一記憶體胞陣列之一平面佈局之一實例。在圖4中，藉由虛線圍繞之一部件係一單元胞UC，且在圖2中展示沿一線A-A包含一鰭片FN之一橫截面結構。為了描述分離閘極型MONOS結構中記憶體胞MC之操作，將描述在選擇電晶體係一NMOS之情况下記憶體胞之操作。在選擇電晶體係一PMOS之情况下之記憶體胞中，藉由反轉偏壓條件之正號及負號可獲得與上述NMOS之情况相同效應。
圖17展示具有圖2中所示之分離閘極型MONOS結構之典型記憶體胞MC之一操作模式。在圖17之上表A中，各自操作中端子處之偏壓條件藉由諸如一接地電位GND及一電源電壓Vcc之符號來展示，且藉由在圖17之下表B中假設電壓為1.5 V之裝置中之特定電壓(單位：V)實例來展示。由於寫入使用源極側注入方法且在通道中產生之熱載子電子被注入至電荷捕捉膜中，因此選擇電晶體及記憶體電晶體之通道進入一導通狀態，且施加一高記憶體閘極電壓VMG。
另一方面，由於在擦除過程中源極線SL與記憶體閘極MG之間的電場中之能帶間穿隧現象而產生電洞，因此施加一負記憶體閘極電壓VMG。藉由電場加速所產生之電洞，以將其等注入至電荷捕捉膜中，藉此執行擦除。在讀取操作中，通過將源極線SL設定為接地電位，將位元線BL設定為電源電壓，且將電源電壓施加至控制閘極CG，從而使選擇電晶體進入一導通狀態，且非揮發性記憶體胞MC之操作係藉由讀取記憶體閘極MG之電荷捕捉狀態作為電流值之大小來獲得。
接下來，將參照圖5A及圖5B描述根據第一實施例之典型記憶體胞MC之結構。圖5A對應圖4中之A-A橫截面，且圖5B對應圖4中之B-B橫截面。在圖2所展示之胞結構中，在鰭片FN中形成之通道形成層MGC由一n型雜質摻雜層形成，且在通道形成層MGC下提供由一p型雜質摻雜層形成之一p型半導體層BP (埋置型)。設定p型半導體層BP之雜質濃度高於半導體基材之雜質濃度。較佳地，設定p型半導體層BP之雜質濃度高於通道形成層CGC之雜質濃度。
圖6展示在此通道結構中執行寫入操作時通道形成層MGC之電位分佈。可以看出，由於通道形成層MGC係由一n型半導體層形成，因此當傳導帶ϕC藉由場效而彎曲以到達源極電位ϕS時，會發生足够的載子累積，使得施加在記憶體閘極MG上之偏壓轉變為施加至閘極絕緣膜上，該閘極絕緣膜係電荷捕捉膜CTF，且產生一高電場。此時，當在包含鰭片FN之橫截面結構中觀察時，由於源極電位ϕS滲透至通道形成層MGC中，歸因於汲極DR與源極SR之間的電位差，在通道形成層CGC與通道形成層MGC之間的邊界處形成之PN接面處產生一高電場。因此，可有效將電子注入至電荷捕捉膜CTF中。
接下來，將參照圖7至圖15描述根據第一實施例之半導體裝置之製造方法。此處，將簡單描述製造方法，以闡明在鰭片FN及半導體基材PSUB中形成之各自雜質摻雜層之基本配置關係係重點。
圖7A對應圖4中之A-A橫截面，且圖7B對應圖4中之B-B橫截面。因此，圖7A展示在圖7B中所展示之結構係藉由圖7B所展示之單點鏈線CC在圖7B之頁面之深度方向上切割之情况下之橫截面結構。以下描述圖8A與圖8B至圖13A與圖13B之關係與圖7A與圖7B之關係相同。
首先，如圖7A及圖7B所展示，在要形成鰭片之區域中，藉由使用普通離子植入方法，將一p型雜質(舉例而言，硼)摻雜至由矽製成之半導體基材PSUB中，藉此形成具有雜質濃度(舉例而言)為2×1018 cm-3 之p型半導體層BP。
接下來，如圖8A及圖8B所展示，形成從一淺溝槽隔離物STI向上突出之鰭片FN。舉例而言，藉由以下方式形成鰭片FN：藉由選擇性蝕刻移除半導體基材PSUB之表面，藉由在包含鰭片狀矽層之間的空間之半導體基材PSUB之上表面沈積約400 nm之氧化膜，藉由CMP (化學機械拋光)方法對氧化膜進行平坦化，且隨後對氧化膜之上表面進行回蝕。由回蝕形成以填充鰭片FN之間空間之氧化膜充當淺溝槽隔離物STI。
接下來，如圖9A及圖9B所展示，舉例而言，閘極絕緣膜GI由一氧化膜形成，該氧化膜形成於鰭片FN之暴露表面，在閘極絕緣膜GI上沈積一多晶矽膜，且藉由選擇性蝕刻對多晶矽膜進行圖案化，藉此形成控制閘極CG。控制閘極CG經處理以具有圖4中所展示之CG (WL)之平坦圖案。此外，一所謂高K膜(諸如HfO)可用作閘極絕緣膜GI之材料。進一步，為了達成電阻降低、臨限值調整及功函數控制，可使用諸如TaN及Al之一金屬材料作為控制閘極CG之材料。
接下來，如圖10A所展示，形成一光阻遮罩PR1，以覆蓋要成為記憶體閘極MG及源極SR之區域，且使用控制閘極CG及光阻遮罩PR1作為一遮罩，從對角線方向D1將硼離子植入至半導體基材之主表面，藉此在控制閘極CG下形成一雜質濃度為8×1017 cm-3 之p型通道形成層CGC。
接下來，如圖11A所展示，移除光阻遮罩PR1後，形成一光阻遮罩PR2，以覆蓋要成為控制閘極CG及汲極SR之區域，且使用控制閘極CG及光阻遮罩PR2作為一遮罩，從垂直方向D2將磷離子植入至半導體基材之主表面，藉此形成一雜質濃度為1×1018 cm-3 之n型通道形成層MGC。
接下來，移除光阻遮罩PR2後，將一氧化矽膜、一氮化矽膜及一氧化矽膜依序堆疊在半導體基材PSUB之上表面上，該半導體基材PSUB包含控制閘極電極CG之上表面，藉此形成電荷捕捉絕緣膜。
接下來，在電荷捕捉絕緣膜上沈積高濃度摻雜磷之一多晶矽膜，且對多晶矽膜執行各向異性蝕刻，藉此在控制閘極CG之側面形成記憶體閘極MG，如圖12A及圖12B所展示。此後，藉由蝕刻選擇性地移除從控制閘極CG及記憶體閘極MG暴露的電荷捕捉絕緣膜，藉此形成電荷捕捉膜CTF以留在記憶體閘極MG之下與控制閘極CG與記憶體閘極MG之間。電荷捕捉膜CTF係藉由熱氧化形成之具有一厚度約3 nm之一氧化矽膜、一氮化矽膜及藉由CVD方法形成之具有一厚度約6 nm之一氧化矽膜所形成。
藉由上述多晶矽膜之各向異性蝕刻，具有一側壁形狀之多晶矽膜被留在記憶體閘極MG之另一側之控制閘極CG之側表面上，但藉由選擇性蝕刻程序移除左多晶矽膜。
接下來，使用控制閘極CG及記憶體閘極作為一遮罩，將砷離子植入至半導體基材之主表面，藉此形成雜質濃度高於通道MGC雜質濃度之n型源極SR及n型汲極DR。藉由上述製造方法形成根據第一實施例之半導體裝置之基本結構。此後，對於至汲極DR之電連接，斷開圖4所展示之位元線觸點BLC。此處，位元線觸點BLC沒有出現在圖中所示之橫截面中，且因此省略其繪示。
進一步，完成圖13A及圖13B所展示之結構後，沈積一鎢膜於半導體基材PSUB之整個表面上，且藉由CMP方法使鎢膜平坦化。此時，藉由同時平坦化記憶體閘極MG及控制閘極CG之上表面，可防止記憶體陣列部分高於其他外部周圍區域等。
此後，儘管未示出，在半導體基材PSUB之整個表面上沈積作為一層間絕緣膜之一氧化膜至約200 nm，且執行用於形成由一銅膜或一鋁膜形成之接線的一正常接線程序，藉此形成記憶體胞陣列及輔助電路之接線。
進一步，如圖13B所展示，形成藉由電荷捕捉膜CTF之一膜厚度tCTF而使p型半導體層BP之上表面部分從淺溝槽隔離物STI突出的結構。以此方式，可獲得較佳通道可控性。舉例而言，當電荷捕捉膜CTF之膜厚度係20 nm時，在距鰭片FN下端(淺溝槽隔離物STI之上表面) 20 nm處形成p型半導體層BP。
此外，由於在水平方向上控制鰭片FN之記憶體閘極MG沒有配置於電荷捕捉膜CTF之膜厚度區域中，因此存在鰭片FN之可控性惡化之風險，但可藉由配置p型半導體層BP來避免此風險。
如上所述，可形成根據第一實施例之半導體裝置之分離閘極型MONOS結構。在上述製造流程中，將n型雜質摻雜至通道形成層MGC中，且可獲得以累積模式工作之記憶體胞MC。因此，可獲得具有優良寫入特性之記憶體胞MC。進一步，在n型通道MGC下形成p型半導體層BP，且藉由記憶體閘極MG可在不惡化可控性之情况下執行記憶體操作。
此外，在根據第一實施例之分離閘極型MONOS結構中，PN接面係形成於通道形成層MGC與通道形成層CGC之間的邊界處。圖16示意性地展示PN接面附近之電荷捕捉膜CTF (氧物膜O/氮化膜N/氧物膜O之堆疊膜)中的電位分佈。應注意，圖16中之實線指示累積模式，且虛線指示反轉模式。由於PN接面附近之通道雜質類型由p型變為n型，因此在相同閘極電壓下會出現1 V左右之電位差。因此，可降低給予通道相同垂直電場所需之閘極電壓。此外，由於此電位差異集中在PN接面附近，因此可獲得較高熱載子產生效率。
(修改)
在上述第一實施例中，描述在形成鰭片FN之前於鰭片FN之下部形成p型半導體層BP的程序。或者，亦可藉由在形成鰭片FN之後執行p型雜質之離子植入，於鰭片FN所要位置形成p型半導體層BP。藉由此方法，可降低離子植入後之熱負荷，且因此易於形成p型半導體層BP。舉例而言，如圖14所展示，在使用硬遮罩HM處理鰭片FN且隨後使在形成淺溝槽隔離物STI之程序中沈積之一絕緣膜IFSTI平坦化的狀態下，從垂直方向D3執行p型雜質離子植入至鰭片FN中，藉此形成p型半導體層BP。
此外，如圖15所展示，在形成鰭片FN且隨後完成形成淺溝槽隔離物STI之回蝕程序的狀態下，一p型雜質從垂直方向D4離子植入至鰭片FN中，藉此形成p型半導體層BP。形成夾在記憶體閘極MG之間的鰭片FN以具有50 nm至100 nm之高度作為一較佳實例。
另一方面，埋在淺溝槽隔離物STI中之鰭片FN形成深度為200 nm至300 nm。因此，即使在形成鰭片FN之後進行用於形成p型半導體層BP之離子植入，可在鰭片FN之下部之所要深度處形成實際上促成寫入特性之p型半導體層BP。
在沒有鰭片FN之區域，離子植入之p型雜質可保留在淺溝槽隔離物STI之氧化膜中，使得對半導體裝置之特性幾乎沒有影響。圖15中之虛線AD指示用於形成上述p型半導體層BP之離子植入之平均範圍。
以上已基於實施例具體描述發明人之發明。然而，本發明不限於上述實施例，且可在不偏離其要點之範圍內進行各種修改。
舉例而言，在第一實施例中，描述了在分離閘極型MONOS結構中藉由SSI及BTBT (能帶間穿隧)執行將熱載子注入至電荷捕捉薄膜中之方法。電荷注入至電荷捕捉膜中可用不同方法執行，而使用相同分離閘極型MONOS結構。
舉例而言，與第一實施例一樣，藉由SSI注入來執行寫入中之電子注入，但藉由在擦除中使用穿隧注入從記憶體閘極MG執行進入電荷捕捉膜之電洞注入。圖18展示在此一情況下所需偏壓設定之一實例。在圖18之上表A中，偏壓設定藉由諸如一接地電位GND及一電源電壓VCC之符號來展示，且藉由在圖18之下表B中假設電壓為1.5 V之裝置中之特定電壓(單位：V)實例來展示。如下表B所展示，在此操作方法中，電洞注入係藉由閘極與源極之間的電位差來執行，但在累積模式下之操作即使在此情況下也可產生高電場，且因此對於提高擦除效率係有效的。 相關申請案交互參考
於2019年11月13日申請之日本專利申請案第2019-205649號之的全文(包括說明書、圖式與摘要)係以引用的方式併入本文中。
AD:虛線 BL:位元線 BLC:位元線觸點 BLD:位元線驅動電路 BP:p型半導體層 CG:控制閘極 CGC:通道形成層 CTF:電荷捕捉膜 D1:對角線方向 D2:垂直方向 D3:垂直方向 D4:垂直方向 DR:汲極 EF:費米能階 FN:鰭片 GI:閘極絕緣膜 GND:接地電位 HM:硬遮罩 IFSTI:絕緣膜 MC:記憶體胞 MG:記憶體閘極 MGC:通道形成層 MGD:記憶體閘極驅動電路 PR2:光阻遮罩 PSUB:半導體基材 SL:源極線 SLD:源極線驅動電路 SR:源極 STI:淺溝槽隔離物 tCTF:膜厚度 UC:單元胞 Vcc:電源電壓 Vg:閘極電位 VGEN:基材電壓電路 VMG:記憶體閘極電壓 Vsub:基材電位 WL:字線 WLD:字線驅動電路 ϕϕC:傳導帶 ϕϕS:源極電位 ϕϕV:價帶
圖1A係藉由發明人所研究之一FinFET結構中之一電位分佈圖；
圖1B係藉由發明人所研究之一平坦型MOSFET結構中之一電位分佈圖；
圖2係展示藉由發明人所研究之一分離閘極型MONOS記憶體胞之一主要部件之一橫截面視圖；
圖3係展示根據一實施例之一記憶體模組結構設計之一電路圖；
圖4係展示根據本實施例之使用一FinFET之一分離閘極型MONOS之一平面佈局圖；
圖5A係展示與圖4中之線A-A對應之一單元胞UC之一主要部件之一橫截面視圖；
圖5B係展示與圖4中之線B-B對應之單元胞UC之一主要部件之一橫截面視圖；
圖6係展示根據本實施例之使用FinFET之分離閘極型MONOS在寫入操作中之一通道形成層之一電位分佈之一能帶圖；
圖7A係展示在根據本實施例之使用FinFET之分離閘極型MONOS的製造流程中之一主要部件之一橫截面視圖；
圖7B係展示在根據本實施例之使用FinFET之分離閘極型MONOS的製造流程中之一主要部件之一橫截面視圖；
圖8A係展示繼圖7A後在使用FinFET之分離閘極型MONOS的製造流程中之一主要部件之一橫截面視圖；
圖8B係展示繼圖7B後在使用FinFET之分離閘極型MONOS的製造流程中之一主要部件之一橫截面視圖；
圖9A係展示繼圖8A後在使用FinFET之分離閘極型MONOS的製造流程中之一主要部件之一橫截面視圖；
圖9B係展示繼圖8B後在使用FinFET之分離閘極型MONOS的製造流程中之一主要部件之一橫截面視圖；
圖10A係展示繼圖9A後在使用FinFET之分離閘極型MONOS的製造流程中之一主要部件之一橫截面視圖；
圖10B係展示繼圖9B後在使用FinFET之分離閘極型MONOS的製造流程中之一主要部件之一橫截面視圖；
圖11A係展示繼圖10A後在使用FinFET之分離閘極型MONOS的製造流程中之一主要部件之一橫截面視圖；
圖11B係展示繼圖10B後在使用FinFET之分離閘極型MONOS的製造流程中之一主要部件之一橫截面視圖；
圖12A係展示繼圖11A後在使用FinFET之分離閘極型MONOS的製造流程中之一主要部件之一橫截面視圖；
圖12B係展示繼圖11B後在使用FinFET之分離閘極型MONOS的製造流程中之一主要部件之一橫截面視圖；
圖13A係展示繼圖12A後在使用FinFET之分離閘極型MONOS的製造流程中之一主要部件之一橫截面視圖；
圖13B係展示繼圖12B後在使用FinFET之分離閘極型MONOS的製造流程中之一主要部件之一橫截面視圖；
圖14係展示在根據本實施例之使用FinFET之分離閘極型MONOS的製造流程之修改中之一主要部件之一橫截面視圖；
圖15係展示在根據本實施例之使用FinFET之分離閘極型MONOS的製造流程之修改中之一主要部件之一橫截面視圖；
圖16係展示根據本實施例之使用FinFET之分離閘極型MONOS中累積模式及一反轉模式在相同閘極偏壓下之一電位分佈比較之一電位分佈圖；
圖17係展示在根據本實施例之使用FinFET之分離閘極型MONOS的操作期間施加偏壓條件之一實例之一偏壓條件圖；及
圖18係展示在根據本實施例之使用FinFET之分離閘極型MONOS的操作期間施加偏壓條件之另一實例之一偏壓條件圖。
BP:p型半導體層
CG:控制閘極
CGC:通道形成層
DR:汲極
GI:閘極絕緣膜
MG:記憶體閘極
MGC:通道形成層
PSUB:半導體基材
SR:源極

Claims (11)

  1. 一種具有一分離閘極型MONOS之半導體裝置，其包括： 一半導體基材，其具有一主表面； 一鰭片，其係該半導體基材之一部件，且經形成以選擇性地從該半導體基材之該主表面突出； 一隔離物，其經形成於該半導體基材之該主表面上，且經形成以具有一上表面，該上表面係定位於低於該鰭片之一上表面之一位置； 一控制閘極，其經形成以經由經形成於該鰭片之一表面上之一閘極絕緣膜夾入該鰭片； 一記憶體閘極，其經形成以經由經形成於該鰭片之該表面上之一電荷捕捉膜夾入該鰭片，且係配置於該控制閘極之一側表面； 一源極，其經形成於該鰭片上，該鰭片係定位於由該控制閘極及該記憶體閘極組態之一分離閘極結構之一側表面上； 一汲極，其經形成於該鰭片上，該鰭片係定位於該分離閘極結構之另一側表面上； 一第一通道形成層，其經形成於控制閘極下之該鰭片中且係由一p型半導體層形成；及 一第二通道形成層，其經形成於記憶體閘極下之該鰭片中且係由一n型半導體層形成。
  2. 如請求項1之半導體裝置， 其中該第一通道形成層及該第二通道形成層在該控制閘極及該記憶體閘極之間之一邊界處形成一PN接面。
  3. 如請求項1之半導體裝置， 其中該鰭片係由一n型半導體層形成，且該第二通道形成層之雜質濃度高於該鰭片之雜質濃度。
  4. 如請求項3之半導體裝置， 其中該源極及該汲極係由一n型半導體層形成，且該第二通道形成層之雜質濃度低於該該源極及該汲極之雜質濃度。
  5. 如請求項1之半導體裝置， 其中由該記憶體閘極、該源極、該汲極及該電荷捕捉膜組態之一電晶體以累積模式工作。
  6. 一種具有一分離閘極型MONOS之半導體裝置，其包括： 一半導體基材，其具有一主表面； 一鰭片，其係該半導體基材之一部件，且係由一n型半導體層形成，以選擇性地從該半導體基材之該主表面突出； 一隔離物，其經形成於該半導體基材之該主表面上，且經形成以具有一上表面，該上表面係定位於低於該鰭片之一上表面之一位置； 一控制閘極，其經形成以經由經形成於該鰭片之一表面上之一閘極絕緣膜夾入該鰭片； 一記憶體閘極，其經形成以經由經形成於該鰭片之該表面上之一電荷捕捉膜夾入該鰭片，且係配置於該控制閘極之一側表面； 一源極，其經形成於該鰭片上，該鰭片係定位於由該控制閘極及該記憶體閘極組態之一分離閘極結構之一側表面上； 一汲極，其經形成於該鰭片上，該鰭片係定位於該分離閘極結構之另一側表面上； 一第一通道形成層，其經形成於控制閘極下之該鰭片中且係由一p型半導體層形成； 一第二通道形成層，其經形成於記憶體閘極下之該鰭片中且係由一n型半導體層形成；及 一p型埋置半導體層，其經形成於該半導體基材之主表面上，且係形成於該鰭片之一下部， 其中該埋置半導體層之一雜質濃度高於該第一通道形成層之一雜質濃度。
  7. 如請求項6之半導體裝置， 其中該埋置半導體層之一上表面係定位於比該隔離物之一表面較上側，且 其中藉由在該半導體基材之一厚度方向上之該電荷捕捉膜之一膜厚度，使該埋置半導體層之該上表面係定位於比該隔離物之該表面較上側。
  8. 如請求項6之半導體裝置， 其中由該記憶體閘極、該源極、該汲極及該電荷捕捉膜組態之一電晶體以累積模式工作。
  9. 一種半導體裝置，該半導體裝置具有使用一FinFET之一分離閘極型MONOS結構，其包括： 一源極及一汲極，該源極及該汲極係由一n型雜質擴散層形成； 一第一通道形成層，其經形成於一控制閘極下且係由摻雜一p型雜質之一半導體層形成；及 一第二通道形成層，其經形成於一記憶體閘極下且係由摻雜一n型雜質之一半導體層形成。
  10. 如請求項9之半導體裝置，進一步包括： 一p型半導體層，其經形成於該第二通道形成層下，且具有之一雜質濃度高於一半導體基材之一雜質濃度。
  11. 如請求項10之半導體裝置，進一步包括： 一電荷捕捉膜，其經形成於該記憶體閘極與該第二通道形成層之間， 其中由該記憶體閘極、該源極、該汲極及該電荷捕捉膜組態之一電晶體以累積模式工作。
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