JP2006066564A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ＭＯＮＯＳ型の不揮発性メモリセルを有する半導体装置において、データ消去時の消費電流を低減する。
【解決手段】ｎ+型の拡散領域からなる第１ドレインＤ１とｐ+型の拡散領域からなる第２ドレインＤ２とをＳＯＩ基板のシリコン層の異なる平面位置に並べて形成し、データの書き込み動作に際しては、第１ドレインＤ１から電子を注入し、コントロールゲートＣＧとメモリゲートＭＧとの間の強電界により生成されたホットエレクトロンを電荷蓄積層ＣＳＬに注入し、データの消去動作に際しては、第２ドレインＤ２から正孔を注入し、コントロールゲートＣＧとメモリゲートＭＧとの間の強電界により生成されたホットホールを電荷蓄積層ＣＳＬに注入する。
【選択図】図１

Description

本発明は、半導体装置およびその製造技術に関し、特に、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型の不揮発性メモリセルを有する半導体装置に適用して有効な技術に関するものである。
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリ等のような電気的に書き換え可能な不揮発性メモリは、オンボードでプログラムの書き換えができることから、開発期間の短縮、開発効率の向上が可能となる他、少量多品種生産の対応、仕向け先別チューニング、出荷後のプログラムアップデート等、様々な用途に応用が広がっている。特に、近年では、ＭＰＵ（Micro Processing Unit）とＥＥＰＲＯＭ（またはフラッシュメモリ）とを内蔵したマイコンへのニーズが大きくなっている。
電気的に書き換え可能な不揮発性メモリとしては、近年、窒化膜を電荷蓄積層とするＭＯＮＯＳ構造が注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークが起きても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
ＭＯＮＯＳ型のメモリセル構成としては、単一トランジスタ構造のメモリセルが提案されている。さらにこの構造のメモリセルの場合、例えばＥＥＰＲＯＭセル構造と比べてディスターブの影響を受け易いので、コントロールゲートを設けた２トランジスタ構造のスプリットゲート型メモリセルも提案されている。この種のスプリットゲート型メモリセルには、そのいずれかのゲートが他方のゲートに乗り上げるプロセスの違いにより、コントロールゲート乗り上げ型、メモリゲート乗り上げ型およびサイドウォール方式を用いたメモリゲート乗り上げ型等が実現可能である。
例えば、ソース、ドレイン、ドレインに隣接したコントロールゲート、ソースに隣接したメモリゲートを備えたスプリットゲートＦＥＴを含むＥＥＰＲＯＭデバイスが米国特許第５９６９３８３号明細書（特許文献１）に開示されている。
また、絶縁基板上にソース、ドレインが直方体状に形成され、その間がチャネルで繋げられており、チャネルの両側を絶縁膜を挟んでゲートが包み込んだメモリセル構成を取るＦｉｎＦＥＴが米国特許第５３４６８３４号明細書（特許文献２）に開示されている。
米国特許第５９６９３８３号明細書 米国特許第５３４６８３４号明細書
コントロールゲートとメモリゲートとを設けたスプリットゲート構造のＭＯＮＯＳ型メモリセルについては、後にその詳細を説明する種々の技術的課題が存在する。
本発明の目的は、ＭＯＮＯＳ型の不揮発性メモリセルを有する半導体装置において、データ消去時の消費電流を低減することのできる技術を提供する。
本発明の他の目的は、ＭＯＮＯＳ型の不揮発性メモリセルを有する半導体装置において、データの消し残りを防いで、データの書き換え劣化を低減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、ｎ+型の拡散領域からなる第１ドレインとｐ+型の拡散領域からなる第２ドレインとを半導体基板を構成するシリコン層の互いに異なる平面位置に形成し、メモリセルの第１ドレインから電子を注入し、コントロールゲートとメモリゲートとの間における強い電界により生成されたホットエレクトロンを電荷蓄積層に注入してデータを書き込み、メモリセルの第２ドレインから正孔を注入し、コントロールゲートとメモリゲートとの間における強い電界により生成されたホットホールを電荷蓄積層に注入してデータを消去するＭＯＮＯＳ型メモリセルを有する。
本発明による半導体装置の製造方法は、半導体基板の主面の第１領域にゲート絶縁膜を形成する工程と、第１領域にゲート絶縁膜を覆うメモリセル選択用電界効果トランジスタのコントロールゲートを形成する工程と、第１領域に隣接する第２領域に、下層絶縁膜、電荷蓄積層および上層絶縁膜からなる積層絶縁膜を形成する工程と、第２領域に積層絶縁膜を覆うメモリ用電界効果トランジスタのメモリゲートを形成する工程と、メモリセル選択用電界効果トランジスタの隣接する領域およびメモリ用電界効果トランジスタの隣接する領域にｎ型不純物を導入して、ｎ+型の拡散領域を形成する工程と、メモリセル選択用電界効果トランジスタの隣接する領域にｐ型不純物を導入して、ｎ+型の拡散領域とは異なる平面位置にｐ+型の拡散領域を形成する工程とを有する。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
データ消去時の消費電流が低減でき、さらにデータの消し残りを防いで、データの書き換え劣化を低減することのできるＭＯＮＯＳ型の不揮発性メモリセルを実現することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、以下の実施の形態において便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及する場合、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
さらに、本実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳ、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略す。また、窒化シリコンというときは、Ｓｉ3Ｎ4は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとし、同様に、酸化シリコンというときは、ＳｉＯ2は勿論であるが、それのみではなく、シリコンの酸化物で類似組成の絶縁膜を含むものとする。
本発明者らは、スプリットゲート構造のＭＯＮＯＳ型メモリセルについて研究、開発を行っている。これまで本発明者らが検討したＭＯＮＯＳ型メモリセルの一例を図３６および図３７に示す。図３６は、ＭＯＮＯＳ型メモリセルの要部平面図、図３７は、図３６のＡ−Ａ’線に沿って切断したＭＯＮＯＳ型メモリセルの要部断面図である。
これまで本発明者らが検討してきたＭＯＮＯＳ型メモリセルＭＣ０は、例えばｐ型の単結晶シリコンからなる基板５１の主面の素子分離部ＳＧＩで囲まれた活性領域ＡＣＴに、メモリセル選択用のｎＭＩＳ・ＦＥＴ（以下、単に選択用ｎＭＩＳと略す）Ｑｎｃとメモリ用のｎＭＩＳ・ＦＥＴ（以下、単にメモリ用ｎＭＩＳと略す）Ｑｎｍとが配置されている。このメモリセルＭＣ０のソースＳとトレインＤとはｎ+型の拡散領域からなり、ソースＳとドレインＤとの間の基板５１の主面上に、選択用ｎＭＩＳＱｎｃのコントロールゲートＣＧとメモリ用ｎＭＩＳＱｎｍのメモリゲートＭＧとが隣接して配置されている。コントロールゲートＣＧはゲート絶縁膜５２を介した基板５１の主面上に配置されている。一方、メモリゲートＭＧはコントロールゲートＣＧの片側面に設けられており、絶縁膜５３ｂ、電荷蓄積層ＣＳＬおよび絶縁膜５３ｔが下から順に形成された積層膜によりコントロールゲートＣＧとメモリゲートＭＧとの絶縁が成されている。また、メモリゲートＭＧは上記積層膜を介した基板５１の主面上に配置されている。ドレインＤには、コンタクトホール５４を通じてメモリゲートＭＧに交差する方向に走る第１層目の配線Ｍ１が接続されている。
しかしながら、上記ＭＯＮＯＳ型メモリセルＭＣ０では、一般に電荷蓄積層の一部に電子を蓄積することでデータを書き込む、いわゆる局所記憶方式を採用している。すなわち、データは、コントロールゲートＣＧに隣接するドレインＤ側で発生させた電子をコントロールゲートＣＧとメモリゲートＭＧとの間の強電界により加速してホットエレクトロンを生成し、これを電荷蓄積層ＣＳＬに注入することにより書き込まれ、メモリゲートＭＧに隣接するソースＳ側（高濃度拡散層端）の空乏層においてバンド間トンネルにより発生させた正孔を空乏層中の強電界により加速してホットホールを生成し、これを電荷蓄積層ＣＳＬに注入することにより消去される。このため、データ書き込み時は、コントロールゲートＣＧにより書き込み電流を制限することが可能であるが、データ消去時には、消去電流を制限する機構が無いため、大きな電流が流れて消費電流が増加するという問題が生ずる。また、データ書き込み時にホットエレクトロンが注入される位置とデータ消去時にホットホールが注入される位置とがずれることから、データの消去残りを回避するには多量のホットホールを生成して注入する必要があり、消去速度が遅くなるという問題も生ずる。特に、メモリゲートＭＧのゲート長が相対的に長い場合は、電荷蓄積層ＣＳＬに注入されるホットエレクトロンの分布とホットホールの分布とのずれが大きくなるため、消去速度の低下は顕著である。
さらに、データ消去時におけるホットホールの注入では、例えば７Ｖ程度の高電圧がソースＳへ印加される。このため、ＭＯＮＯＳ型メモリセルを実装する半導体チップでは、大電流容量の昇圧電源を実装しなければならず、電源部（例えばチャージポンピング回路）の面積が大きくなり、電源容量に制約がある半導体装置、例えば非接触型ＩＣカードなどへのＭＯＮＯＳ型メモリセルの適用が困難となっている。
（実施の形態１）
図１に、本実施の形態１によるＭＯＮＯＳ型メモリセルの回路図を示す。
メモリセルＭＣは、ドレインＤとソースＳとの間に、例えば選択用ｎＭＩＳ（第１電界効果トランジスタ）Ｑｎｃと、メモリ用ｎＭＩＳ（第２電界効果トランジスタ）Ｑｎｍとの２つのトランジスタを有している。ドレインＤは第１ドレイン（第１拡散領域）Ｄ１と第２ドレイン（第２拡散領域）Ｄ２とからなり、第１ドレインＤ１はｎ型導電性を示し、第２ドレインＤ２はｐ型導電性を示す。また、ソース（第３拡散領域）Ｓはｎ型導電性を示す。選択用ｎＭＩＳＱｎｃはコントロールゲート（第１ゲート）ＣＧを有し、メモリ用ｎＭＩＳＱｎｍはメモリゲート（第２ゲート）ＭＧおよび電荷蓄積層ＣＳＬを有している。
図２に、本実施の形態１によるＭＯＮＯＳ型メモリセルの要部平面図、図３（ａ）および（ｂ）に、それぞれ図２のＡ−Ａ’線およびＢ−Ｂ’線に沿って切断したＭＯＮＯＳ型メモリセルの要部断面図を示す。ここでは、サイドウォール方式メモリゲート乗り上げ型のメモリセルを示している。
基板１は半導体基板を含んで構成されるＳＯＩ（Silicon On Isolator）基板であり、その形は円形またはほぼ円形のみでなく、正方形、長方形等も含まれる。ＳＯＩ基板は、支持基板１ｃの上に絶縁体１ｂが形成され、絶縁体１ｂの上にｐ型の単結晶シリコンからなるシリコン層１ａが形成された構造を有する。基板１の主面（デバイス形成面）の活性領域ＡＣＴにはメモリセルＭＣの選択用ｎＭＩＳＱｎｃとメモリ用ｎＭＩＳＱｎｍとが配置されている。このメモリセルＭＣの第１ドレインＤ１およびソースＳは、例えばｎ-型の拡散領域２ａと、その拡散領域２ａよりも不純物濃度の高いｎ+型の拡散領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。ｎ-型の拡散領域２ａは、メモリセルＭＣのチャネル側に配置され、ｎ+型の拡散領域２ｂは、メモリセルＭＣのチャネル側からｎ-型の拡散領域２ａ分だけ離れた位置に配置されている。また、メモリセルＭＣの第２ドレインＤ２は、例えばｐ+型の拡散領域３を有している。第１ドレインＤ１と第２ドレインＤ２とは、メモリゲートＭＧが走る方向に沿って並び、素子分離部ＳＧＩにより電気的に分離されて基板１の主面の互いに異なる平面位置に形成されている。シリコン層１ａの不純物濃度は、例えば１０16ｃｍ-3程度、ｎ+型の拡散領域２ｂおよびｐ+型の拡散領域３の不純物濃度は、例えば１０20ｃｍ-3程度である。
第１および第２ドレインＤ１，Ｄ２とソースＳとの間の基板１の主面には、選択用ｎＭＩＳＱｎｃのコントロールゲートＣＧとメモリ用ｎＭＩＳＱｎｍのメモリゲートＭＧとが隣接して走っており、その走る方向に沿って複数のメモリセルＭＣは基板１に形成された素子分離部ＳＧＩを介して隣接している。コントロールゲートＣＧおよびメモリゲートＭＧは、例えばｎ型の低抵抗な多結晶シリコンからなり、コントロールゲートＣＧのゲート長は、例えば０.２μｍ程度、メモリゲートＭＧのゲート長は、例えば０.１μｍ程度である。
コントロールゲートＣＧとシリコン層１ａとの間には、例えば厚さ２〜３ｎｍ程度の薄い酸化シリコンからなるゲート絶縁膜（第１絶縁膜）５が設けられている。従って素子分離部ＳＧＩ上およびゲート絶縁膜５を介したシリコン層１ａ上にコントロールゲートＣＧが配置されている。このゲート絶縁膜５下のシリコン層１ａには、選択用ｎＭＩＳＱｎｃのしきい値電圧を調整するｐ型の半導体領域が形成されている。この半導体領域には、例えばボロンが導入されている。
一方、メモリゲートＭＧはコントロールゲートＣＧの側壁に設けられており、コントロールゲートＣＧの表面に下から順に設けられた絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜６ａからなる積層膜（第２絶縁膜：図中、この積層膜の符号を６ｔ／ＣＳＬ／６ｂと記す）により、コントロールゲートＣＧとメモリゲートＭＧとの絶縁が成されている。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介したシリコン層１ａ上にメモリゲートＭＧが配置されている。この絶縁膜６ｂ下の基板１の主面には、メモリ用ｎＭＩＳＱｎｍのしきい値電圧を調整するｎ型の半導体領域Ｖｎが形成されている。この半導体領域Ｖｎには、例えばヒ素またはリンが導入されている。
電荷蓄積層ＣＳＬは、その上下を絶縁膜６ｔと絶縁膜６ｂとに挟まれた状態で設けられており、例えば窒化シリコンからなり、その厚さは、例えば５０ｎｍ以下である。絶縁膜６ｂ，６ｔは、例えば酸化シリコン等からなり、絶縁膜６ｂの厚さは、例えば４〜５ｎｍ程度、絶縁膜６ｔの厚さは、例えば６ｎｍ程度である。絶縁膜６ｔを窒化シリコン（ＳｉＯＮ）で形成してもよい。また、絶縁膜６ｂ，６ｔをそれぞれ窒素を含有した酸化シリコン膜として形成することもできる。
第１ドレインＤ１および第２ドレインＤ２には、それぞれコンタクトホール７に埋め込まれたプラグ８を介して第１層目の配線Ｍ１（第１配線および第２配線）が接続されている。配線Ｍ１は、例えば２次元格子状にメモリセルが配列されたメモリセルアレイにおいては、Ｘ−Ｙ方向に走る信号線の１つであるビット線ＢＬとして機能し、メモリゲートＭＧおよびコントロールゲートＣＧは、例えば上記信号線の他の１つであり、ビット線ＢＬと直交する方向に走るワード線ＷＬとして機能する。
なお、図３に示したメモリセルＭＣでは、第１ドレインＤ１と第２ドレインＤ２とを素子分離部ＳＧＩにより電気的に分離したが、例えば図４に示すように、素子分離部ＳＧＩを形成せずに、第１ドレインＤ１と第２ドレインＤ２とを接して形成し、第１ドレインＤ１および第２ドレインＤ２にそれぞれ配線Ｍ１を接続してもよい。
次に、本実施の形態１によるＭＯＮＯＳ型メモリセルの各動作の一例を図５および図６を用いて説明する。図５は、本実施の形態１によるＭＯＮＯＳ型メモリセルを用いて構成したＮＯＲ型アレイであり、選択されたメモリセル（点線で囲まれたメモリセル）におけるデータ読み出し動作、データ書き込み動作およびデータ消去動作の一例を示している。また、図６は、本実施の形態１によるＭＯＮＯＳ型メモリセルの図３と同じ方向に沿って切断した要部断面図であり、図５と同様に、選択されたメモリセルにおけるデータ読み出し動作、データ書き込み動作およびデータ消去動作の一例を示している。
データの読み出し動作に際しては、選択されたメモリセルＭＣのコントロールゲートＣＧおよび第１ドレインＤ１に、例えば１Ｖ程度、メモリゲートＭＧ、第２ドレインＤ２およびソースＳに、例えば０（零）Ｖを印加して、メモリセルＭＣの選択用ｎＭＩＳＱｎｃをオンする。この時、電荷蓄積層ＣＳＬ中の電子の有無によりメモリ用ｎＭＩＳＱｎｍのしきい値電圧が変化し、第１ドレインＤ１とソースＳとの間に電流が流れたり、流れなかったりするので、これにより、データを読み出す。第２ドレインＤ２は０（零）電位に固定されているので、第２ドレインＤ２を介してリーク電流が流れる心配はない。
また、データの書き込み動作に際しては、選択されたメモリセルＭＣのコントロールゲートＣＧに、例えば１Ｖ程度、メモリゲートＭＧに、例えば９Ｖ程度、ソースＳに、例えば６Ｖ程度を印加し、第１ドレインＤ１に電子電流を流す。第２ドレインＤ２は開放状態としておき、第２ドレインＤを介して電流が流れないようにする。これにより、メモリセルＭＣの第１ドレインＤ１から電子が注入し、コントロールゲートＣＧとメモリゲートＭＧとの間の強い電界により生成されたホットエレクトロンが、メモリゲートＭＧ下近傍の電荷蓄積層ＣＳＬに注入されてデータが書き込まれる。
また、データの消去動作に際しては、選択されたメモリセルＭＣのコントロールゲートＣＧに、例えば０（零）Ｖ、メモリゲートＭＧに、例えば−９Ｖ程度、ソースＳに、例えば−６Ｖ程度を印加し、第２ドレインＤ２に正孔電流を流す。第１ドレインＤ１は開放状態としておき、第１ドレインＤ１を介して電流が流れないようにする。これにより、メモリセルＭＣの第２ドレインＤ２から正孔が注入し、コントロールゲートＣＧとメモリゲートＭＧとの間の強い電界により生成されたホットホールが、メモリゲートＭＧ下近傍の電荷蓄積層ＣＳＬに注入されてデータが消去される。
この時、ソースＳに負電圧が印加されるが、基板１にＳＯＩを用いているため、基板１へ電子電流が流れることはない。また、メモリゲートＭＧにはソースＳよりも高い負電圧が印加されるので、メモリゲートＭＧ下のチャネルにおいても電子電流が流れることはない。
このように、データ書き込み時に電荷蓄積層ＣＳＬに注入されるホットエレクトロンとデータ消去時に電荷蓄積層ＣＳＬに注入されるホットホールとが、ほぼ同じ領域に注入されるので、両者の注入による分布のずれが少なく、データの消去残りを回避することができる。さらに、多量のホットホールを注入する必要がないので、消去速度が遅くなるという問題も回避することができる。さらに、データ消去時においても、データ書き込み時と同様に、コントロールゲートＣＧにより消去電流を制限することが可能となり、消費電流を低減することができる。
さらに、データ書き込み時と同様にコントロールゲートＣＧとメモリゲートＭＧとの間の強電界により効率よく加速されるため、昇圧電源容量が少なくて済み、また、正負の高電圧を同時に発生させる必要がないため、電源部の面積を縮小して、例えば非接触型ＩＣカードへの適用等が可能となる。
また、本実施の形態１において、コントロールゲートＣＧ下のシリコン層１ａを完全空乏化となるような濃度で形成することもできる。この場合、完全空乏型とすることで、空乏電荷量が大幅に低減し、それに伴ってドレイン電流に寄与する電荷が増加するので、急峻なサブスレッショルド特性が得られる。これにより、低い電圧でもドレイン電流が確保されるので消費電力の低い半導体装置を作成することができる。
本実施の形態１によるＭＯＮＯＳ型の不揮発性メモリセルの製造方法を図７〜図１６を用いて工程順に説明する。これら図における（ａ）および（ｂ）は、それぞれ図３（ａ）および（ｂ）に示した要部断面図とほぼ同じ箇所を示し、（ａ）には、周辺回路を構成するｎＭＩＳの要部断面図を示す。
まず、図７に示すように、基板１を用意する。基板１はＳＯＩ基板であり、単結晶シリコンからなる支持基板１ｃと、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなるシリコン層１ａと、支持基板１ｃとシリコン層１ａとの間に設けられた絶縁体１ｂとから構成されている。シリコン層１ａの厚さは、例えば０.２μｍ程度である。
次に、図８に示すように、基板１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち、基板１を構成するシリコン層１ａの所定箇所に分離溝を形成した後、シリコン層１ａ上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等により研磨することで、素子分離部ＳＧＩを形成する。
次いで、シリコン層１ａに、例えばフッ化ボロンをイオン注入法により導入する。これによりシリコン層１ａに、選択用ｎＭＩＳＱｎｃのチャネル形成用のｐ型半導体領域を形成する。また、チャネル形成用のｐ型半導体領域を完全空乏化となるような濃度で形成することもできる。このように形成する場合、前述したように消費電力の低い半導体装置を作製することができる。続いて、基板１に対して酸化処理を施すことにより、シリコン層１ａ上に、例えば酸化シリコンからなる厚さ２〜３ｎｍ程度のゲート絶縁膜５を形成する。
次に、図９に示すように、ゲート絶縁膜５上に低抵抗多結晶シリコンからなる厚さ２００ｎｍ程度の導体膜をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、この導体膜をリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、コントロールゲートＣＧおよび周辺回路を構成するｎＭＩＳのゲートＧを形成する。
次に、図１０に示すように、コントロールゲートＣＧおよびリソグラフィ技術により形成したレジストパターンをマスクとして、シリコン層１ａに、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳＱｎｍのチャネル形成用のｎ型の半導体領域Ｖｎを形成する。
次に、図１１に示すように、基板１の主面上に、例えば酸化シリコンからなる絶縁膜６ｂ、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる絶縁膜６ｔを順次形成し、さらに低抵抗多結晶シリコンからなるメモリゲート形成用の導体膜９を堆積する。絶縁膜６ｂは、例えば熱酸化法により形成され、その厚さは、例えば６ｎｍ程度、電荷蓄積層ＣＳＬは、例えばＣＶＤ法により形成され、その厚さは、例えば１２ｎｍ程度、絶縁膜６ｔは、例えばＣＶＤ法により形成され、その厚さは、例えば５ｎｍ程度、導体膜９は、例えばＣＶＤ法により形成され、その厚さは、例えば１５０ｎｍ程度である。
次に、図１２に示すように、導体膜９を異方性のドライエッチング法によりエッチングすることによって、コントロールゲートＣＧの両側面に、導体膜９のサイドウォール９ａを形成する。続いて基板１の主面上に、メモリゲート形成用のレジストパターン１０をリソグラフィ技術により形成する。その後、そのレジストパターン１０をマスクとして、そこから露出するサイドウォール９ａをエッチングして、コントロールゲートＣＧの片側面にメモリゲートＭＧ（サイドウォール９ａ）を形成する。続いてレジストパターン１０を除去した後、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
次に、図１３に示すように、第２ドレイン形成領域を覆うレジストパターン１１をリソグラフィ技術により形成する。その後、コントロールゲートＣＧ、メモリゲートＭＧおよび周辺回路を構成するｎＭＩＳのゲートＧ、ならびにレジストパターン１１をマスクとして、例えばヒ素またはリンをシリコン層１ａにイオン注入することにより、シリコン層１ａにｎ-型の拡散領域２ａをコントロールゲートＣＧ、メモリゲートＭＧおよび周辺回路を構成するｎＭＩＳのゲートＧに対して自己整合的に形成する。
次に、図１４に示すように、レジストパターン１１を除去した後、基板１の主面上に、例えば酸化シリコンからなる厚さ１００ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、これを異方性のドライエッチング法によりエッチングすることによって、コントロールゲートＣＧの片側面、メモリゲートＭＧ上および周辺回路を構成するｎＭＩＳのゲートＧの両側面にサイドウォール１２を形成する。
次いで、第２ドレイン形成領域を覆うレジストパターン１３をリソグラフィ技術により形成する。その後、コントロールゲートＣＧ、メモリゲートＭＧおよび周辺回路を構成するｎＭＩＳのゲートＧ、ならびにレジストパターン１３をマスクとして、例えばヒ素またはリンをシリコン層１ａにイオン注入することにより、シリコン層１ａにｎ+型の拡散領域２ｂをコントロールゲートＣＧ、メモリゲートＭＧおよび周辺回路を構成するｎＭＩＳのゲートＧに対して自己整合的に形成する。これにより、ｎ-型の拡散領域２ａとｎ+型の拡散領域２ｂとからなるメモリセルＭＣの第１ドレインＤ１およびソースＳ、ならびに周辺回路を構成するｎＭＩＳのドレインおよびソースが形成される。
次に、図１５に示すように、レジストパターン１３を除去した後、第１ドレイン形成領域およびソース形成領域を覆うレジストパターン１４をリソグラフィ技術により形成する。その後、コントロールゲートＣＧおよびレジストパターン１４をマスクとして、例えばボロンまたはフッ化ボロンをシリコン層１ａにイオン注入することにより、シリコン層１ａにｐ+型の拡散領域３をコントロールゲートＣＧに対して自己整合的に形成する。これにより、ｐ+型の拡散領域３からなるメモリセルＭＣの第２ドレインＤ２が形成される。
このようにして２種の第１ドレインＤ１と第２ドレインＤ２とからなるドレインＤ、およびソースＳが形成され、選択用ｎＭＩＳＱｎｃおよびメモリ用ｎＭＩＳＱｎｍが形成されて、ＭＯＮＯＳ型メモリセルが製造される。さらに、周辺回路を構成するｎＭＩＳ、および本実施の形態ではその製造方法を省略するが、ｐＭＩＳが製造される。
次に、図１６に示すように、基板１の主面上に、例えば窒化シリコン１５ａおよび酸化シリコン１５ｂからなる絶縁膜をＣＶＤ法により堆積した後、この絶縁膜にリソグラフィ技術およびドライエッチング技術を用いてコンタクトホール７を形成する。続いてコンタクトホール７の内部にプラグ８を形成する。プラグ８は、例えばチタンおよび窒化チタンの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導体膜とを有している。その後、酸化シリコン膜１５ｂ上に、例えばタングステンまたはアルミニウム等からなる第１層目の配線Ｍ１を形成することによって、図３に示すメモリセルＭＣが略完成する。なお、プラグ８を形成せずに、第１層目の配線Ｍ１をコンタクトホール７の内部にまで形成してもよい。
これ以降は、通常の半導体装置の製造工程を経て、ＭＯＮＯＳ型の不揮発性メモリセルを製造する。
（実施の形態２）
本実施の形態２による第１ドレインおよび第２ドレインの両者に接続されて共通化されたビット線を有するＭＯＮＯＳ型メモリセルについて図１７および図１８を用いて説明する。図１７は、本実施の形態２によるＭＯＮＯＳ型メモリセルの要部平面図、図１８は、本実施の形態２によるＭＯＮＯＳ型メモリセルを用いて構成したＮＯＲ型アレイであり、選択されたメモリセル（点線で囲まれたメモリセル）におけるデータ読み出し動作、データ書き込み動作およびデータ消去動作の一例を示している。
図１７に示すように、例えば前記実施の形態１の図３に示した第１ドレインＤと第２ドレインＤ２との間の素子分離部ＳＧＩを形成せずに、基板１の主面の異なる平面位置に第１ドレインＤ１と第２ドレインＤ２とを接して形成し、さらに第１ドレインＤ１および第２ドレインＤ２に跨るコンタクトホール７ａを形成し、このコンタクトホール７ａを通じて第１ドレインＤ１および第２ドレインＤ２に第１層目の配線Ｍ１（第３配線）を電気的に接続する。または、第１ドレインＤ１を構成するｎ型拡散領域（前記実施の形態１の図３に示したｎ+型の拡散領域２ｂ）と第２ドレインＤ２を構成するｐ型拡散領域（前記実施の形態１の図３に示したｐ+型の拡散領域３）との表面に、例えばコバルトシリサイド等のようなシリサイド層を形成し、第１ドレインＤ１と第２ドレインＤ２とを電気的に接続した後、シリサイド層に第１層目の配線Ｍ１を電気的に接続する。これにより、メモリセルＭＣの第１ドレインＤ１および第２ドレインＤ２の両者に接続されて共通化することのできる配線Ｍ１からなるビット線ＢＬを形成する。選択用ｎＭＩＳＱｎｃおよびメモリ用ｎＭＩＳＱｎｍのしきい値電圧が適切であれば、ビット線ＢＬを共通化することにより、ビット線ＢＬのピッチ幅が縮小できるので、メモリセルＭＣの一方の幅を縮小することができる。
すなわち、前述の実施の形態１においては、メモリセルＭＣの第１ドレインＤ１と第２ドレインＤ２との間に素子分離部ＳＧＩが形成されていたが、本実施の形態２ではメモリセルＭＣのドレイン形成領域に素子分離部ＳＧＩが存在しない。これによって、メモリセルＭＣのゲート幅方向における長さを縮小することができる。
例えばコントロールゲートＣＧをｎＭＩＳとして見た時のしきい値電圧Ｖｔｈｎを０（零）〜０.５Ｖの間に設定し、ｐＭＩＳとして見た時のしきい値電圧Ｖｔｈｐを−１〜−１.５Ｖに設定する。
データの読み出し動作は、ビット線ＢＬに、例えば１Ｖ（Ｖｂ０，Ｖｂ１）、選択ワード線ＷＬ０のコントロールゲートＣＧに、例えば１Ｖ（Ｖｃｇ０）、非選択ワード線ＷＬ１のコントロールゲートＣＧに、例えば０（零）Ｖ（Ｖｃｇ１）を印加する。選択ワード線ＷＬ０のコントロールゲートＣＧは導通するが、非選択ワード線ＷＬ１のコントロールゲートＣＧは、そのしきい値電圧Ｖｔｈｐが−１Ｖよりも低くなるので導通しない。その結果、選択ワード線ＷＬ０のメモリゲートＭＧの状態を読み出すことが可能となる。
なお、コントロールゲートＣＧをｐＭＩＳとして見た時のしきい値電圧Ｖｔｈｐが−１〜０（零）Ｖの場合でも、メモリゲートＭＧに印加される電圧によりワード線ＷＬの選択を行えば、データの読み出し動作は可能である。例えばメモリゲートＭＧの消去状態でのしきい値電圧Ｖｔｈｅを、例えば０（零）〜１Ｖ、書き込み状態でのしきい値電圧Ｖｔｈｗを、例えば１Ｖよりも高くして、選択ワード線ＷＬ０のメモリゲートＭＧに、例えば１Ｖ（Ｖｍｇ０）、非選択ワード線ＷＬ１のメモリゲートＭＧに、例えば０（零）Ｖを印加すればよい。
データの書き込み動作は、選択ワード線ＷＬ０のコントロールゲートＣＧに、例えば１Ｖ（Ｖｃｇ０）、非選択ワード線ＷＬ１のコントロールゲートＣＧに、例えば０（零）Ｖ（Ｖｃｇ１）を印加する。電流源から第１ドレインＤ１へ書き込みに必要な電流、例えば１μＡを流すと、選択されたビット線ＢＬの電位Ｖｂ０が０.５Ｖ程度上昇し、第１ドレインＤ１から電子が注入されてデータの書き込みが行われる。この時、非選択ワード線ＷＬ１のコントロールゲートＣＧ（ｎＭＩＳ）は、そのしきい値電圧Ｖｔｈｎが（Ｖｃｇ１−Ｖｂ０）よりも高くなるので、電子は注入されず、データは書き込まれない。
データの消去動作は、選択ワード線ＷＬ０のコントロールゲートＣＧに、例えば０（零）Ｖ（Ｖｃｇ０）、非選択ワード線ＷＬ１のコントロールゲートＣＧに、例えば１Ｖ（Ｖｃｇ１）を印加する。電流源から第２ドレインＤ２へ消去に必要な電流、例えば１μＡを流すと、選択されたビット線ＢＬの電位Ｖｂ０が１.５Ｖ程度上昇し、選択ワード線ＷＬ０のコントロールゲートＣＧ（ｐＭＩＳ）のしきい値電圧Ｖｔｈｐが（Ｖｃｇ０−Ｖｂ０）より高くなるので、第２ドレインＤ２から正孔が注入されてデータの消去が行われる。この時、非選択ワード線ＷＬ１のコントロールゲートＣＧ（ｐＭＩＳ）は、そのしきい値電圧Ｖｔｈｐが（Ｖｃｇ１−Ｖｂ０）よりも低くなるので、正孔は注入されず、データは消去されない。
（実施の形態３）
本実施の形態３による第１ドレインおよび第２ドレインの両者に接続されて共通化されたビット線を有するＭＯＮＯＳ型メモリセルについて図１９を用いて説明する。図１９は、本実施の形態３によるメモリゲートに対して交差する方向に沿って切断したＭＯＮＯＳ型メモリセルの要部断面図である。
前記実施の形態２では、基板１の主面の異なる平面位置に第１ドレインＤ１および第２ドレインＤ２を接して形成したが、本実施の形態３によるＭＯＮＯＳ型メモリセルでは、基板１の深さ方向に第１ドレインＤ１および第２ドレインＤ２を接して形成する。これにより、第１ドレインＤ１を構成するｎ+型の拡散領域２ｂ、および第２ドレインＤ２を構成するｐ+型の拡散領域３の面積を縮小できるだけでなく、データ書き込み時の電子の流れ経路とデータ消去時の正孔の流れ経路とが一致して、データの消去がより確実なものとなる。
すなわち、前述の実施の形態２の場合においては、メモリセルＭＣの第１ドレインＤ１および第２ドレインＤ２の２つのドレインを形成する面積が必要であったが、本実施の形態３では第１ドレインＤ１を第２ドレインＤ２よりも深い位置に形成し、平面的に第１ドレインＤ１と第２ドレインＤ２とが重なるように形成されている。これによって、メモリセルＭＣのゲート幅方向における長さを縮小することができる。
本実施の形態３によるＭＯＮＯＳ型メモリセルの製造方法を図２０〜図２２を用いて工程順に説明する。本実施の形態３の製造方法は、コントロールゲートＣＧを形成した後、コントロールゲートＣＧの片側面に電荷蓄積層ＣＳＬおよびメモリゲートＭＧを形成し、続いてｎ+型の拡散領域２ｂを形成するまでの工程（前記図７〜図１４の工程）が前記実施の形態１と同一であるため、その説明は省略し、以降の工程についてのみ説明する。
まず、前記図１４に示した工程に引き続き、図２０に示すように、レジストパターン１３を除去した後、ソース形成領域を覆うレジストパターンをリソグラフィ技術により形成する。その後、コントロールゲートＣＧおよびレジストパターンをマスクとして、例えばボロンまたはフッ化ボロンをシリコン層１ａに形成されたｎ+型の拡散領域２ｂの上部に相対的に浅くイオン注入することにより、先に形成されたｎ+型の拡散領域２ｂの表面をｐ+型に反転させてｐ+型の拡散領域３をコントロールゲートＣＧに対して自己整合的に形成する。これにより、ｐ+型の拡散領域３からなる第２ドレインＤ２を上層とし、ｎ+型の拡散領域２ｂからなる第１ドレインＤ１を下層とする２層構造のドレインＤが形成される。ｐ+型の拡散領域３およびｎ+型の拡散領域２ｂの厚さは、例えばそれぞれ０.１μｍ程度である。
次に、図２１に示すように、リソグラフィ技術およびドライエッチング技術を用いてｐ+型の拡散領域３の一部を除去することにより、ｎ+型の拡散領域２ｂを露出させる。
次に、図２２に示すように、ドレインＤ（Ｄ１，Ｄ２）を構成するｎ+型の拡散領域２ｂおよびｐ+型の拡散領域３、ならびにソースＳを構成するｎ+型の拡散領域２ｂの露出した表面に、例えばコバルトシリサイド等のようなシリサイド層１９をサリサイドプロセス技術により形成する。これにより、ドレインＤ（Ｄ１，Ｄ２）を構成するｎ+型の拡散領域２ｂとｐ+型の拡散領域３とがシリサイド層１９によっても電気的に接続される。この時、コントロールゲートＣＧおよびメモリゲートＭＧを構成する多結晶シリコンが露出した表面にもシリサイド層１９が形成される。
次いで、基板１の主面上に、例えば窒化シリコン膜１５ａおよび酸化シリコン膜１５ｂからなる絶縁膜をＣＶＤ法により堆積した後、この絶縁膜にリソグラフィ技術およびドライエッチング技術を用いてコンタクトホール７を形成する。続いてコンタクトホール７の内部にプラグ８を形成する。その後、酸化シリコン膜１５ｂ上に、例えばタングステンまたはアルミニウム等からなる第１層目の配線Ｍ１を形成することによって、図１９に示すメモリセルＭＣが略完成する。
なお、本実施の形態３では、ｐ+型の拡散領域３を上層とし、ｎ+型の拡散領域２ｂを下層とする２層構造のドレインＤを形成したが、ｎ+型の拡散領域２ｂを上層とし、ｐ+型の拡散領域３を下層とする２層構造のドレインＤを形成してもよい。
（実施の形態４）
本実施の形態４によるＦｉｎ構造のＳＯＩに形成されたＭＯＮＯＳ型メモリセルについて図２３および図２４を用いて説明する。図２３は、本実施の形態４によるＦｉｎ構造のＭＯＮＯＳ型メモリセルの要部平面図、図２４（ａ）、（ｂ）および（ｃ）は、それぞれ図２３のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿って切断したＦｉｎ構造のＭＯＮＯＳ型メモリセルの要部断面図、図２４（ｄ）は、図２４（ａ）、（ｂ）および（ｃ）のＤ−Ｄ’線に沿って切断したＦｉｎ構造のＭＯＮＯＳ型メモリセルの要部断面図を示す。
本実施の形態４では、前記実施の形態１と同様に、基板１にＳＯＩ基板を用いるが、絶縁体１ｂ上にシリコン層１ａによってソース、ドレインが半導体柱（ここでは直方体状）に形成され、その間がチャネルで繋げられ、チャネルの両側が絶縁膜を挟んでゲートで包み込まれるＦｉｎ構造のＳＯＩを採用している（例えば米国特許第５３４６８３４号明細書参照）。
図２３および図２４に示すように、基板１を構成するシリコン層１ａの一部を除去して直方体状のシリコン層１ａが形成され、このシリコン層１ａの左右両側面にコントロールゲートＣＧおよびメモリゲートＭＧが形成されており、基板１の主面の異なる平面位置にｎ型の第１ドレインとｐ型の第２ドレインとが接して形成されている。
本発明をＦｉｎ構造のＳＯＩに適用することにより、チャネルの電位が左右両側面からコントロールゲートＣＧまたはメモリゲートＭＧにより制御されて、リーク電流を低減することができる。特に、データの消去時においては、メモリゲートＭＧ下のチャネルの電子リーク電流が抑えられるので、メモリゲートＭＧのゲート長を縮小することができる。
本実施の形態４によるＦｉｎ構造のＭＯＮＯＳ型メモリセルの製造方法を図２５〜図３３を用いて工程順に説明する。これら図における（ａ）、（ｂ）および（ｃ）は、それぞれ図２３のＡ−Ａ’線、Ｅ−Ｅ’線およびＦ−Ｆ’に沿って切断したＭＯＮＯＳ型メモリセルの要部断面図を示し、さらに（ｂ）には周辺回路に形成されるｎＭＩＳの要部断面図を示す。
まず、図２５に示すように、基板１を用意する。基板１はＳＯＩ基板である。続いて基板１の主面に酸化シリコン膜および窒化シリコン膜を順次堆積して絶縁膜２１を形成した後、この絶縁膜２１およびシリコン層１ａをリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、半導体柱状のシリコン層１ａからなるＦｉｎ部分の骨格を形成し、Ｆｉｎ状に加工されたシリコン層１ａ上に絶縁膜２１を残す。このシリコン層１ａには、後述の工程によって、メモリセルのソース、ドレインおよびチャネルが形成される。
次に、図２６に示すように、基板１に対して酸化処理を施すことにより、シリコン層１ａの表面に、例えば酸化シリコンからなる厚さ２〜３ｎｍ程度のゲート絶縁膜５を形成する。続いて基板１の主面上に低抵抗多結晶シリコンからなる厚さ２００ｎｍ程度の導体膜をＣＶＤ法により堆積した後、この導体膜をリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、コントロールゲートＣＧおよび周辺回路を構成するｎＭＩＳのゲートＧを形成する。
次に、図２７に示すように、コントロールゲートＣＧおよびリソグラフィ技術により形成したレジストパターンをマスクとして、シリコン層１ａに、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳＱｎｍのチャネル形成用のｎ型の半導体領域Ｖｎを形成する。
次に、図２８に示すように、基板１の主面上に、例えば酸化シリコンからなる絶縁膜６ｂ、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる絶縁膜６ｔを順次形成し、さらに低抵抗多結晶シリコンからなるメモリゲート形成用の導体膜９を堆積する。
次に、図２９に示すように、導体膜９を異方性のドライエッチング法によりエッチングすることによって、コントロールゲートＣＧの両側面に、導体膜９のサイドウォール９ａを形成する。続いて基板１の主面上に、メモリゲート形成用のレジストパターン１０をリソグラフィ技術により形成する。その後、そのレジストパターン１０をマスクとして、そこから露出するサイドウォール９ａをエッチングして、コントロールゲートＣＧの片側面にメモリゲートＭＧ（サイドウォール９ａ）を形成する。続いてレジストパターン１０を除去した後、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
次に、図３０に示すように、第２ドレイン形成領域を覆うレジストパターン１１をリソグラフィ技術により形成する。その後、コントロールゲートＣＧ、メモリゲートＭＧおよび周辺回路を構成するｎＭＩＳのゲートＧ、ならびにレジストパターン１１をマスクとして、例えばヒ素またはリンをシリコン層１ａにイオン注入することにより、シリコン層１ａにｎ-型の拡散領域２ａをコントロールゲートＣＧ、メモリゲートＭＧおよび周辺回路を構成するｎＭＩＳのゲートＧに対して自己整合的に形成する。
次に、図３１に示すように、レジストパターン１１を除去した後、基板１の主面上に、例えば酸化シリコンからなる厚さ１００ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、これを異方性のドライエッチング法によりエッチングすることによって、コントロールゲートＣＧの片側面、メモリゲートＭＧ上および周辺回路を構成するｎＭＩＳのゲートＧの両側面にサイドウォール１２を形成する。
次いで、第２ドレイン形成領域を覆うレジストパターン１３をリソグラフィ技術により形成する。その後、コントロールゲートＣＧ、メモリゲートＭＧおよび周辺回路を構成するｎＭＩＳのゲートＧ、ならびにレジストパターン１３をマスクとして、例えばヒ素またはリンをシリコン層１ａにイオン注入することにより、シリコン層１ａにｎ+型の拡散領域２ｂをコントロールゲートＣＧ、メモリゲートＭＧおよび周辺回路を構成するｎＭＩＳのゲートＧに対して自己整合的に形成する。これにより、ｎ-型の拡散領域２ａとｎ+型の拡散領域２ｂとからなるメモリセルＭＣの第１ドレインＤ１およびソースＳ、ならびに周辺回路を構成するｎＭＩＳのドレインおよびソースが形成される。
次に、図３２に示すように、レジストパターン１３を除去した後、第１ドレイン形成領域およびソース形成領域を覆うレジストパターン１４をリソグラフィ技術により形成する。その後、コントロールゲートＣＧおよびレジストパターン１４をマスクとして、例えばボロンまたはフッ化ボロンをシリコン層１ａにイオン注入することにより、シリコン層１ａにｐ+型の拡散領域３をコントロールゲートＣＧに対して自己整合的に形成する。これにより、ｐ+型の拡散領域３からなるメモリセルＭＣの第２ドレインＤ２が形成される。
このようにして２種の第１ドレインＤ１と第２ドレインＤ２とからなるドレインＤ、およびソースＳが形成され、選択用ｎＭＩＳＱｎｃおよびメモリ用ｎＭＩＳＱｎｍが形成されて、ＭＯＮＯＳ型メモリセルが製造される。その後は、前記実施の形態１と同様の配線工程を経て、図３３に示すメモリセルＭＣが略完成する。
（実施の形態５）
Ｆｉｎ構造のＳＯＩに形成されたＭＯＮＯＳ型メモリセルにおいても、第１ドレインおよび第２ドレインの両者に接続されて共通化されたビット線を形成することができる。図３４に、本実施の形態５によるＦｉｎ構造のＳＯＩに形成され、平面位置に接して並べられた第１ドレインおよび第２ドレインの両者に接続されて共通化されたビット線を有するＭＯＮＯＳ型メモリセルの要部平面図を示す。
図３４に示すように、本実施の形態５によるＭＯＮＯＳ型メモリセルは、前記実施の形態２の図１７と同様に、基板１の主面の異なる平面位置に第１ドレインＤ１と第２ドレインＤ２とを接して形成し、両者に跨る第１層目の配線Ｍ１を形成する。これにより、選択用ｎＭＩＳＱｎｃおよびメモリ用ｎＭＩＳＱｎｍにおいてビット線ＢＬが共通化できて、ビット線ＢＬのピッチ幅が縮小できる。
（実施の形態６）
図３５に、本実施の形態６によるＦｉｎ構造のＳＯＩに形成され、基板の深さ方向に接して並べられた第１ドレインおよび第２ドレインの両者に接続されて共通化されたビット線を有するＭＯＮＯＳ型メモリセルの要部断面図を示す。
図３５に示すように、本実施の形態６によるＭＯＮＯＳ型メモリセルは、前記実施の形態３の図１９と同様に、基板１の深さ方向に第１ドレインＤ１および第２ドレインＤ２を接して形成し、両者に跨る第１層目の配線Ｍ１またはシリサイド層１９を形成する。これにより、選択用ｎＭＩＳＱｎｃおよびメモリ用ｎＭＩＳＱｎｍにおいてビット線ＢＬが共通化でき、ビット線ＢＬのピッチ幅が縮小できるだけでなく、データ書き込み時の電子の流れ経路とデータ消去時の正孔の流れ経路との一致により、データの消去がより確実なものとなる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明のＭＯＮＯＳ型メモリセルは、高速性能と省電力性能との両方を必要とし、現在の半導体製造技術により形成することが可能な量産製品に適用することができる。
本実施の形態１によるＭＯＮＯＳ型メモリセルの回路図である。 本実施の形態１によるＭＯＮＯＳ型メモリセルの要部平面図である。 （ａ）および（ｂ）は、それぞれ図２のＡ−Ａ’線およびＢ−Ｂ’線に沿って切断したＭＯＮＯＳ型メモリセルの要部断面図である。 本実施の形態１によるＭＯＮＯＳ型メモリセルの変形例の要部平面図である。 本実施の形態１によるＭＯＮＯＳ型メモリセルを用いて構成したＮＯＲ型アレイである。 （ａ）および（ｂ）は、それぞれ図２のＡ−Ａ’線およびＢ−Ｂ’線に沿って切断したＭＯＮＯＳ型メモリセルの要部断面図である。 本実施の形態１によるＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図７に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図８に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図９に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図１０に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図１１に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図１２に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図１３に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図１４に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図１５に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 本実施の形態２によるＭＯＮＯＳ型メモリセルの要部平面図である。 本実施の形態２によるＭＯＮＯＳ型メモリセルを用いて構成したＮＯＲ型アレイである。 本実施の形態３によるメモリゲートに対して交差する方向に沿って切断したＭＯＮＯＳ型メモリセルの要部断面図である。 本実施の形態３によるＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図２０に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図２１に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 本実施の形態４によるＦｉｎ構造のＭＯＮＯＳ型メモリセルの要部平面図である。 （ａ）、（ｂ）および（ｃ）は、それぞれ図２３のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿って切断したＦｉｎ構造のＭＯＮＯＳ型メモリセルの要部断面図、（ｄ）は、同図（ａ）、（ｂ）および（ｃ）のＤ−Ｄ’線に沿って切断したＦｉｎ構造のＭＯＮＯＳ型メモリセルの要部断面図である。 本実施の形態４によるＦｉｎ構造のＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図２５に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図２６に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図２７に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図２８に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図２９に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図３０に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図３１に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 図３２に続く、ＭＯＮＯＳ型メモリセルの製造工程中の要部断面図である。 本実施の形態５によるＦｉｎ構造のＭＯＮＯＳ型メモリセルの要部平面図である。 本実施の形態６によるＦｉｎ構造のＭＯＮＯＳ型メモリセルの要部平面図である。 本発明者らによって検討されたＭＯＮＯＳ型メモリセルの要部平面図である。 図３６のＡ−Ａ’線に沿って切断したＭＯＮＯＳ型メモリセルの要部断面図である。
符号の説明
１ 基板
１ａ シリコン層
１ｂ 絶縁体
１ｃ 支持基板
２ａ 拡散領域
２ｂ 拡散領域
３ 拡散領域
５ ゲート絶縁膜
６ｂ 絶縁膜
６ｔ 絶縁膜
７ コンタクトホール
７ａ コンタクトホール
８ プラグ
９ 導体膜
９ａ サイドウォール
１０ レジストパターン
１１ レジストパターン
１２ サイドウォール
１３ レジストパターン
１４ レジストパターン
１５ａ 窒化シリコン膜
１５ｂ 酸化シリコン膜
１９ シリサイド層
２１ 絶縁膜
５１ 基板
５２ ゲート絶縁膜
５３ｂ 絶縁膜
５３ｔ 絶縁膜
５４ コンタクトホール
ＡＣＴ 活性領域
ＢＬ ビット線
ＣＧ コントロールゲート
ＣＳＬ 電荷蓄積層
Ｄ ドレイン
Ｄ１ 第１ドレイン
Ｄ２ 第２ドレイン
Ｇ ゲート
ＧＰ キャップ部
Ｍ１ 配線
ＭＣ メモリセル
ＭＣ０ メモリセル
ＭＧ メモリゲート
Ｑｎｃ 選択用ｎＭＩＳ
Ｑｎｍ メモリ用ｎＭＩＳ
Ｓ ソース
ＳＧＩ 素子分離部
Ｖｎ 半導体領域
ＷＬ ワード線
ＷＬ０ 選択ワード線
ＷＬ１ 非選択ワード線

Claims (50)

  1. 半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置であって、
    前記第１領域に形成された第１絶縁膜、
    前記第１領域に形成され、前記第１絶縁膜を覆う前記第１電界効果トランジスタの第１ゲート、
    前記第２領域に形成された電荷蓄積層を含む第２絶縁膜、
    前記第２領域に形成され、前記第２絶縁膜を覆う前記第２電界効果トランジスタの第２ゲート、
    前記第１ゲートの隣接する領域の互いに異なる平面位置に形成された第１導電型の第１拡散領域および第２導電型の第２拡散領域、
    前記第２ゲートの隣接する領域に形成された前記第１導電型の第３拡散領域、
    を有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記第１拡散領域から電子を注入し、前記第２ゲートに相対的に高い正電圧を印加してホットエレクトロンを生成し、前記電荷蓄積層に前記ホットエレクトロンを注入することでデータを書き込むことを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、前記データを書き込む際、前記第２拡散領域を開放状態とすることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記第２拡散領域から正孔を注入し、前記第２ゲートに相対的に高い負電圧を印加してホットホールを生成し、前記電荷蓄積層に前記ホットホールを注入することでデータを消去することを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、前記データを消去する際、前記第１拡散領域を開放状態とすることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記第１拡散領域と前記第２拡散領域とは素子分離部を介して形成されていることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、前記第１拡散領域と前記第２拡散領域とは接して形成されていることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、前記第１拡散領域に接続された第１配線および前記第２拡散領域に接続された第２配線を有し、前記第１配線と前記第２配線とに互いに異なる電圧が印加されることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、前記第１拡散領域と前記第２拡散領域とに接続された第３配線を有することを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、前記半導体基板はＳＯＩ基板で形成されていることを特徴とする半導体装置。
  11. 半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置であって、
    前記第１領域に形成された第１絶縁膜、
    前記第１領域に形成され、前記第１絶縁膜を覆う前記第１電界効果トランジスタの第１ゲート、
    前記第２領域に形成された電荷蓄積層を含む第２絶縁膜、
    前記第２領域に形成され、前記第２絶縁膜を覆う前記第２電界効果トランジスタの第２ゲート、
    前記第１ゲートの隣接する領域に、前記半導体基板の深さ方向に接して形成された第１導電型の第１拡散領域および第２導電型の第２拡散領域、
    前記第２ゲートの隣接する領域に形成された前記第１導電型の第３拡散領域、
    を有することを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、前記第１拡散領域から電子を注入し、前記第２ゲートに相対的に高い正電圧を印加してホットエレクトロンを生成し、前記電荷蓄積層に前記ホットエレクトロンを注入することでデータを書き込むことを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、前記データを書き込む際、前記第２拡散領域を開放状態とすることを特徴とする半導体装置。
  14. 請求項１１記載の半導体装置において、前記第２拡散領域から正孔を注入し、前記第２ゲートに相対的に高い負電圧を印加してホットホールを生成し、前記電荷蓄積層に前記ホットホールを注入することでデータを消去することを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、前記データを消去する際、前記第１拡散領域を開放状態とすることを特徴とする半導体装置。
  16. 請求項１１記載の半導体装置において、前記第１拡散領域と前記第２拡散領域とに接続された第３配線を有することを特徴とする半導体装置。
  17. 請求項１１記載の半導体装置において、前記半導体基板はＳＯＩ基板で形成されていることを特徴とする半導体装置。
  18. 半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置であって、
    前記半導体基板に形成された直方体状シリコン層、
    前記第１領域の前記直方体状シリコン層の両側面に形成された第１絶縁膜、
    前記第１領域に形成され、前記第１絶縁膜を覆う前記第１電界効果トランジスタの第１ゲート、
    前記第２領域の前記直方体状シリコン層の両側面に形成された電荷蓄積層を含む第２絶縁膜、
    前記第２領域に形成され、前記第２絶縁膜を覆う前記第２電界効果トランジスタの第２ゲート、
    前記第１ゲートの隣接する領域の互いに異なる平面位置に形成された第１導電型の第１拡散領域および第２導電型の第２拡散領域、
    前記第２ゲートの隣接する領域に形成された前記第１導電型の第３拡散領域、
    を有することを特徴とする半導体装置。
  19. 請求項１８記載の半導体装置において、前記第１拡散領域から電子を注入し、前記第２ゲートに相対的に高い正電圧を印加してホットエレクトロンを生成し、前記電荷蓄積層に前記ホットエレクトロンを注入することでデータを書き込むことを特徴とする半導体装置。
  20. 請求項１９記載の半導体装置において、前記データを書き込む際、前記第２拡散領域を開放状態とすることを特徴とする半導体装置。
  21. 請求項１８記載の半導体装置において、前記第２拡散領域から正孔を注入し、前記第２ゲートに相対的に高い負電圧を印加してホットホールを生成し、前記電荷蓄積層に前記ホットホールを注入することでデータを消去することを特徴とする半導体装置。
  22. 請求項２１記載の半導体装置において、前記データを消去する際、前記第１拡散領域を開放状態とすることを特徴とする半導体装置。
  23. 請求項１８記載の半導体装置において、前記第１拡散領域と前記第２拡散領域とは接して形成されていることを特徴とする半導体装置。
  24. 請求項１８記載の半導体装置において、前記第１拡散領域に接続された第１配線および前記第２拡散領域に接続された第２配線を有し、前記第１配線と前記第２配線とに互いに異なる電圧が印加されることを特徴とする半導体装置。
  25. 請求項１８記載の半導体装置において、前記第１拡散領域と前記第２拡散領域とに接続された第３配線を有することを特徴とする半導体装置。
  26. 請求項１８記載の半導体装置において、前記半導体基板はＳＯＩ基板で形成されていることを特徴とする半導体装置。
  27. 半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置であって、
    前記半導体基板に形成された直方体状シリコン層、
    前記第１領域の前記直方体状シリコン層の両側面に形成された第１絶縁膜、
    前記第１領域に形成され、前記第１絶縁膜を覆う前記第１電界効果トランジスタの第１ゲート、
    前記第２領域の前記直方体状シリコン層の両側面に形成された電荷蓄積層を含む第２絶縁膜、
    前記第２領域に形成され、前記第２絶縁膜を覆う前記第２電界効果トランジスタの第２ゲート、
    前記第１ゲートの隣接する領域に、前記半導体基板の深さ方向に接して形成された第１導電型の第１拡散領域および第２導電型の第２拡散領域、
    前記第２ゲートの隣接する領域に形成された前記第１導電型の第３拡散領域、
    を有することを特徴とする半導体装置。
  28. 請求項２７記載の半導体装置において、前記第１拡散領域から電子を注入し、前記第２ゲートに相対的に高い正電圧を印加してホットエレクトロンを生成し、前記電荷蓄積層に前記ホットエレクトロンを注入することでデータを書き込むことを特徴とする半導体装置。
  29. 請求項２８記載の半導体装置において、前記データを書き込む際、前記第２拡散領域を開放状態とすることを特徴とする半導体装置。
  30. 請求項２７記載の半導体装置において、前記第２拡散領域から正孔を注入し、前記第２ゲートに相対的に高い負電圧を印加してホットホールを生成し、前記電荷蓄積層に前記ホットホールを注入することでデータを消去することを特徴とする半導体装置。
  31. 請求項３０記載の半導体装置において、前記データを消去する際、前記第１拡散領域を開放状態とすることを特徴とする半導体装置。
  32. 請求項２７記載の半導体装置において、前記第１拡散領域と前記第２拡散領域とに接続された第３配線を有することを特徴とする半導体装置。
  33. 請求項２７記載の半導体装置において、前記半導体基板はＳＯＩ基板で形成されていることを特徴とする半導体装置。
  34. 以下の工程を含む半導体装置の製造方法：
    （ａ）半導体基板の主面の第１領域に第１絶縁膜を形成する工程、
    （ｂ）前記第１領域に前記第１絶縁膜を覆う第１電界効果トランジスタの第１ゲートを形成する工程、
    （ｃ）前記半導体基板の主面の前記第１領域に隣接する第２領域に電荷蓄積層を含む第２絶縁膜を形成する工程、
    （ｄ）前記第２領域に前記第２絶縁膜を覆う第２電界効果トランジスタの第２ゲートを形成する工程、
    （ｅ）前記第１ゲートに隣接する領域に第１導電型の不純物を導入して第１拡散領域を形成する工程、
    （ｆ）前記第１ゲートに隣接する領域の前記第１拡散領域とは異なる平面位置に第２導電型の不純物を導入して第２拡散領域を形成する工程、
    （ｇ）前記第２ゲートに隣接する領域に前記第１導電型の不純物を導入して第３拡散領域を形成する工程。
  35. 請求項３４記載の半導体装置の製造方法において、前記（ａ）工程の前に、さらに以下の工程を含む：
    （ｈ）前記第１拡散領域と前記第２拡散領域とを電気的に絶縁する素子分離部を形成する工程。
  36. 請求項３４記載の半導体装置の製造方法において、前記第１拡散領域と前記第２拡散領域とを接して形成することを特徴とする半導体装置の製造方法。
  37. 請求項３４記載の半導体装置の製造方法において、さらに以下の工程を含む：
    （ｉ）前記第１拡散領域に接続する第１配線および前記第２拡散領域に接続する第２配線を形成する工程。
  38. 請求項３４記載の半導体装置の製造方法において、さらに以下の工程を含む：
    （ｊ）前記第１拡散領域と前記第２拡散領域とに接続された第３配線を形成する工程。
  39. 請求項３４記載の半導体装置の製造方法において、前記半導体基板はＳＯＩ基板で形成されることを特徴とする半導体装置の製造方法。
  40. 以下の工程を含む半導体装置の製造方法：
    （ａ）半導体基板の主面の第１領域に第１絶縁膜を形成する工程、
    （ｂ）前記第１領域に前記第１絶縁膜を覆う第１電界効果トランジスタの第１ゲートを形成する工程、
    （ｃ）前記半導体基板の主面の前記第１領域に隣接する第２領域に電荷蓄積層を含む第２絶縁膜を形成する工程、
    （ｄ）前記第２領域に前記第２絶縁膜を覆う第２電界効果トランジスタの第２ゲートを形成する工程、
    （ｅ）前記第１ゲートに隣接する領域に第１導電型の不純物を導入して第１拡散領域を形成する工程、
    （ｆ）前記第１拡散領域に相対的に浅く第２導電型の不純物を導入して前記第１拡散領域を下層に前記第２拡散領域を上層に前記半導体基板の深さ方向に接して形成する工程、
    （ｇ）前記第２ゲートに隣接する領域に前記第１導電型の不純物を導入して第３拡散領域を形成する工程。
  41. 請求項４０記載の半導体装置の製造方法において、さらに以下の工程を含む：
    （ｈ）前記第１拡散領域と前記第２拡散領域とに接続された第３配線を形成する工程。
  42. 請求項４０記載の半導体装置の製造方法において、前記半導体基板はＳＯＩ基板で形成されることを特徴とする半導体装置の製造方法。
  43. 以下の工程を含む半導体装置の製造方法：
    （ａ）半導体基板を構成するシリコン層の一部を除去して、直方体状シリコン層を形成する工程、
    （ｂ）第１領域の前記直方体状シリコン層の両側面に第１絶縁膜を形成する工程、
    （ｃ）前記第１領域に前記第１絶縁膜を覆う第１電界効果トランジスタの第１ゲートを形成する工程、
    （ｄ）第２領域の前記直方体状シリコン層の両側面に電荷蓄積層を含む第２絶縁膜を形成する工程、
    （ｅ）前記第２領域に前記第２絶縁膜を覆う第２電界効果トランジスタの第２ゲートを形成する工程、
    （ｆ）前記第１ゲートに隣接する領域に第１導電型の不純物を導入して第１拡散領域を形成する工程、
    （ｇ）前記第１ゲートに隣接する領域の前記第１拡散領域とは異なる平面位置に第２導電型の不純物を導入して第２拡散領域を形成する工程、
    （ｈ）前記第２ゲートに隣接する領域に前記第１導電型の不純物を導入して第３拡散領域を形成する工程。
  44. 請求項４３記載の半導体装置の製造方法において、前記第１拡散領域と前記第２拡散領域とを接して形成することを特徴とする半導体装置の製造方法。
  45. 請求項４３記載の半導体装置の製造方法において、さらに以下の工程を含む：
    （ｉ）前記第１拡散領域に接続する第１配線および前記第２拡散領域に接続する第２配線を形成する工程。
  46. 請求項４３記載の半導体装置の製造方法において、さらに以下の工程を含む：
    （ｊ）前記第１拡散領域と前記第２拡散領域とに接続された第３配線を形成する工程。
  47. 請求項４３記載の半導体装置の製造方法において、前記半導体基板はＳＯＩ基板で形成されることを特徴とする半導体装置の製造方法。
  48. 以下の工程を含む半導体装置の製造方法：
    （ａ）半導体基板を構成するシリコン層の一部を除去して、直方体状シリコン層を形成する工程、
    （ｂ）第１領域の前記直方体状シリコン層の両側面に第１絶縁膜を形成する工程、
    （ｃ）前記第１領域に前記第１絶縁膜を覆う第１電界効果トランジスタの第１ゲートを形成する工程、
    （ｄ）第２領域の前記直方体状シリコン層の両側面に電荷蓄積層を含む第２絶縁膜を形成する工程、
    （ｅ）前記第２領域に前記第２絶縁膜を覆う第２電界効果トランジスタの第２ゲートを形成する工程、
    （ｆ）前記第１ゲートに隣接する領域に第１導電型の不純物を導入して第１拡散領域を形成する工程、
    （ｇ）前記第１拡散領域に相対的に浅く第２導電型の不純物を導入して前記第１拡散領域を下層に前記第２拡散領域を上層に前記半導体基板の深さ方向に接して形成する工程、
    （ｈ）前記第２ゲートに隣接する領域に前記第１導電型の不純物を導入して第３拡散領域を形成する工程。
  49. 請求項４８記載の半導体装置の製造方法において、さらに以下の工程を含む：
    （ｉ）前記第１拡散領域と前記第２拡散領域とに接続された第３配線を形成する工程。
  50. 請求項４８記載の半導体装置の製造方法において、前記半導体基板はＳＯＩ基板で形成されることを特徴とする半導体装置の製造方法。
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