CN112820732A - 半导体器件 - Google Patents

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川嶋祥之
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Abstract

本公开涉及一种半导体器件。该半导体器件包括存储器单元，该存储器单元由具有分裂栅极型MONOS结构的FinFET构成，FinFET具有形成在多个鳍中的多个源极区域，并且多个源极区域通过源极线接触件共同连接。此外，FinFET具有形成在多个鳍中的多个漏极区域，多个漏极区域通过位线接触件共同连接，并且该FinFET构成1位的存储器单元。

Description

半导体器件
相关申请的交叉引用
于2019年11月15日提交的日本专利申请No.2019-207061的公 开内容，包括说明书、附图和摘要，通过整体引用并入本文。
技术领域
本发明涉及半导体器件，并且具体地涉及适用于包括具有鳍结构 的晶体管的半导体器件的技术。
背景技术
闪存或EEPROM(电可擦除可编程只读存储器)已经被广泛用作 安装在MCU(微型计算机单元)中的非易失性存储器。这些存储器 件具有在MISFET(金属绝缘体半导体场效应晶体管)的栅电极下方 被氧化膜或俘获电介质膜包围的导电浮置栅电极，并且被配置为在浮 置栅极或俘获电介质膜中使用电荷累积状态作为存储信息并且将其 读出作为晶体管的阈值。这里提到的俘获电介质膜是能够累积电荷的 电介质膜，并且其示例包括氮化硅膜。通过像这样向电荷累积膜中注 入电荷以及从电荷累积膜中发出电荷来使MISFET的阈值偏移，可以 将MISFET用作非易失性存储器。该闪存也被称为MONOS(金属氧 化物氮化物氧化物半导体)晶体管。另外，使用MONOS晶体管作为 存储器晶体管并且进一步添加有控制晶体管的分裂栅极型存储器单 元已经被广泛使用。
另外，已知具有鳍结构的晶体管作为场效应晶体管，其能够实现 操作速度的提高、泄漏电流和功耗的减小以及半导体元件的小型化。 具有鳍结构的晶体管(FinFET；鳍型场效应晶体管)例如是被配置为 具有在半导体衬底上突出的半导体层作为沟道区并且具有被形成为 跨过突出的半导体层的栅电极的半导体元件。
下面列出了所公开的技术。
[专利文献1]日本未审查专利申请公开No.2006-41354
[专利文献2]日本未审查专利申请公开No.2017-45860
专利文献1公开了一种具有MONOS晶体管的分裂栅极型存储器 单元。
专利文献2公开了一种用于形成作为具有鳍结构的晶体管的 MONOS晶体管的技术。
发明内容
具有使用热载流子来写入和擦除信息的MONOS晶体管的分裂栅 极型存储器单元，被配置为通过将具有负电荷的电子或具有正电荷的 空穴俘获在电荷存储层(称为也作为电荷累积层)中，来改变存储器 晶体管的阈值，从而随着读取电流值的变化执行存储信息的读取，该 电荷存储层形成在存储器栅电极下方。
由于分裂栅极型存储器单元使用分裂栅极结构，该在分裂栅极结 构中，具有控制栅极的晶体管和具有存储器栅极的晶体管串联连接， 因此其被称为分裂栅极型电荷俘获存储器单元。
当n型MOSFET被用于具有控制栅极的晶体管时，为了增加读 取电流，通过将空穴注入电荷存储层中来增加空穴的存储量、并且降 低具有存储器栅极的晶体管的阈值是有效的。相反，为了使晶体管进 入高阈值状态，需要注入能够补偿电荷存储层中存储的大量空穴的大 量电子。因此，为了在促进存储器单元的小型化的同时获取恒定的读 取电流，需要增加每单位沟道的注入电荷量。
然而，为了增加在写入和擦除存储器单元时注入的电荷量，需要 施加高电场，但这导致晶体管的重写耐久性和电荷存储特性劣化，这 在存储器单元的操作中引起了极大的关注。例如，根据本发明的发明 人的研究，如图4A和4B所示，当重写时的电场很高(高电场写入) 时，与电场很低(低电场写入)的情况相比，观察到重写耐久性和电 荷存储特性的劣化更大。注意，在图4A中，重写次数和重写脉冲数 表示，数目在箭头指示的方向上相对增加。另外，在图4B中，电荷 存储时间表示，时间在箭头指示的方向上相对增加，并且阈值改变量 表示，阈值在箭头指示的方向上相对改变(劣化)。
当出于存储器单元的小型化的目的而将FinFET用作存储器单元 的晶体管时，由于晶体管被配置为具有三维结构，因此场集中很可能 发生在鳍的尖端或拐角处，该鳍是在半导体衬底上突出的半导体层， 并且局部被施加极高电场，因此可以预见的是，重写耐久性和电荷存 储特性的劣化变得更加严重。
根据本说明书的描述和附图，其他目的和新颖特征将变得清楚。
以下将简单描述本申请中公开的典型实施例的概要。
根据一个实施例的半导体器件包括由具有分裂栅极型MONOS结 构的FinFET构成的存储器单元，并且1位的存储器单元由使用多个 鳍的FinFET形成。此外，在用于构成同一位的存储器单元的FinFET 的多个鳍之间形成的沟槽被形成为比在用于另一位的FinFET的鳍之 间形成的沟槽更深。
通过根据一个实施例的半导体器件，可以改善由具有分裂栅极型 MONOS结构的FinFET构成的存储器单元的信息重写特性。
附图说明
图1A是示出由本发明的发明人研究的具有平面结构的MOSFET 的有源区域和栅极区域的示意性平面布局图；
图1B是示出由本发明的发明人研究的3D FinFET结构的有源区 域和栅极区域的示意性平面布局图；
图2是示出由本发明的发明人研究的分裂栅极型MONOS存储器 单元的主要部分的截面图；
图3是示出在使用根据一个实施例的FinFET的分裂栅极型 MONOS的操作期间，所施加的偏置的条件示例的偏置条件图；
图4A是示出由本发明的发明人研究的在高电场和低电场中的重 写次数和重写脉冲数的相关关系的图；
图4B是示出由本发明的发明人研究的在高电场和低电场中的电 荷存储时间与阈值变化量的相关关系的图；
图5是示出根据实施例的存储器模块配置的电路图；
图6是示出使用根据实施例的FinFET的分裂栅极型MONOS的 平面布局图；
图7是示出与图6中的线A-A相对应的单位单元UC的主要部分 的截面图；
图8是示出图7的比较示例的主要部分的截面图；
图9是示出使用具有根据实施例的分裂栅极型MONOS的FinFET 的存储器单元的制造过程中的主要部分的截面图；
图10是示出接着图9的使用具有分裂栅极型MONOS的FinFET 的存储器单元的制造过程中的主要部分的截面图；
图11是示出接着图10的使用具有分裂栅极型MONOS的FinFET 的存储器单元的制造过程中的主要部分的截面图；
图12是示出接着图11的使用具有分裂栅极型MONOS的FinFET 的存储器单元的制造过程中的主要部分的截面图；
图13是示出接着图12的使用具有分裂栅极型MONOS的FinFET 的存储器单元的制造过程中的主要部分的截面图；
图14A是示出接着图13的使用具有分裂栅极型MONOS的 FinFET的存储器单元的制造过程中的主要部分的截面图；
图14B是示出与图14A中的单点链线C-C相对应的主要部分的 截面图；
图15A是示出接着图14A的使用具有分裂栅极型MONOS的 FinFET的存储器单元的制造过程中的主要部分的截面图；
图15B是示出与图15A中的单点链线C-C相对应的主要部分的 截面图；
图16A是示出接着图15A的使用具有分裂栅极型MONOS的 FinFET的存储器单元的制造过程中的主要部分的截面图；
图16B是示出与图16A中的单点链线C-C相对应的主要部分的 截面图；
图17A是示出接着图16A的使用具有分裂栅极型MONOS的 FinFET的存储器单元的制造过程中的主要部分的截面图；
图17B是示出与图17A中的单点链线C-C相对应的主要部分的 截面图；
图18A是示出接着图17A的使用具有分裂栅极型MONOS的 FinFET的存储器单元的制造过程中的主要部分的截面图；
图18B是示出与图18A中的单点链线C-C相对应的主要部分的 截面图；
图19A是示出接着图18A的使用具有分裂栅极型MONOS的 FinFET的存储器单元的制造过程中的主要部分的截面图；
图19B是示出与图19A中的单点链线C-C相对应的主要部分的 截面图；
图20A是表示接着图19A的使用具有分裂栅极型MONOS的 FinFET的存储器单元的制造过程中的主要部分的截面图；
图20B是示出与图20A中的单点链线C-C相对应的主要部分的 截面图；
图21A是示出接着图20A的使用具有分裂栅极型MONOS的 FinFET的存储器单元的制造过程中的主要部分的截面图；
图21B是示出与图21A中的单点链线C-C相对应的主要部分的 截面图；
图22A是表示接着图21A的使用具有分裂栅极型MONOS的 FinFET的存储器单元的制造过程中的主要部分的截面图；
图22B是示出与图22A中的单点链线C-C相对应的主要部分的 截面图；
图23A是表示接着图22A的使用具有分裂栅极型MONOS的 FinFET的存储器单元的制造过程中的主要部分的截面图；
图23B是示出与图23A中的单点链线C-C相对应的主要部分的 截面图；
图24是示出根据实施例的第一修改的半导体器件的制造方法中 的主要部分的截面图；
图25是示出接着图24的制造方法中的主要部分的截面图；以及
图26是示出根据实施例的第二修改的半导体器件的结构的平面 布局图。
具体实施方式
将参考附图详细描述根据实施例的半导体器件。注意，在说明书 和附图中，相同的组件或对应组件由相同的附图标记表示，并且将省 略其重复描述。而且，实施例和每个修改可以适当地至少部分彼此组 合。此外，在某些情况下，为了使附图易于查看，可以在截面图中省 略表示该截面不是空心的对角线。如果该截面是中空的，则该截面是 中空的这一事实显然在说明书中有所描述。
此外，在实施例所使用的附图中，在某些情况下，为了使附图易 于查看而省略了阴影。符号“-”和”+”表示n导电类型或p导电类 型的杂质的相对浓度。例如，在n型杂质的情况下，杂质浓度按照” n--”、”n-”、”n”、”n+”和”n++”的顺序变高。
(第一实施例)
在详细描述根据第一实施例的半导体器件之前，将描述由具有并 联布置的多个鳍的FinFET构成的存储器单元的优越性。针对1位信 息，通过使用并联布置的多个鳍，有效地改善了沟道宽度，并且在存 储器单元的写入和擦除时每单位沟道注入的电荷量减少，从而可以大 大提高存储器单元的重写耐久性和电荷存储特性。
图1A示出了示意性平面布局，其示出了典型的平面MOSFET的 有源区域AR和栅极区域GR。另一方面，图1B示出了示意性平面布 局，其示出了典型的FinFET的有源区域FAR和栅极区域GR2。
在图1A所示的平面MOSFET中，有效沟道宽度对应于沟道宽度 W1，该沟道宽度W1是被用作有源区域AR的半导体层(杂质扩散层) 的宽度。另一方面，在图1B所示的FinFET中，当假定鳍的高度为 HFN时，有效沟道宽度是通过将鳍高度HFN的两倍与鳍宽度W2相加 而得到的值。
例如，当通过使用高级光刻(诸如双图案化)的图案化技术来实 现作为单元间距(鳍间距)PC1的一半的单元间距(鳍间距)PC2时， 平面MOSFET中的有效单元间距为单元间距PC1的一半。另一方面， FinFET中的有效单元间距是通过将鳍高度HFN的四倍与鳍宽度W2的两倍相加而得到的值。
这里，当单元间距PC2和鳍高度HFN被设置为相同值时，由于有 效沟道宽度是通过将单元间距PC2的两倍与鳍宽度W2的两倍相加而 得到的值，因此，与平面MOSFET的情况相比，可以确保四倍以上 的沟道宽度。因此，可以看出，使用具有多个鳍的FinFET来配置存储器单元，对于抑制每单位面积向电荷俘获膜的电荷注入量非常有效。
此外，尽管稍后描述，但是可以通过在被多个鳍夹在中间的区域 中增加有效鳍高度(换言之，减小多个鳍之间的隔离区域的高度)来 增加有效沟道宽度。利用这样的配置，由于除了增加鳍数目的效果还 可以扩大可以由存储器栅电极控制的沟道区域，所以可以改善重写耐 久性和电荷存储特性。
接下来，将参考图2描述MONOS晶体管的存储器单元结构。存 储器单元MC包括被用作字线WL的控制栅极CG、被用作写入和擦 除电极的存储器栅极MG、布置在控制栅极CG的一侧并且由n+型扩 散层形成的漏极区域DR、以及布置在存储器栅极MG的一侧并且由 n+型扩散层形成的源极区域SR。控制栅极CG经由场电介质膜GI通 过场效应，来控制在形成在p型衬底PSUB的表面上的控制栅极CG 下方的p型沟道形成层CGC，并且存储器栅极MG经由电荷俘获膜 CTF来控制在存储器栅极MG下方的n型沟道MGC。
另外，预定电位经由位线BL、源极线SL、衬底电位线VSUB和 子字线SWL被供应给漏极区域DR、源极区域SR、p型衬底PSUB 和存储器栅极MG中的每个。通常，根据沟道载流子的流动方向来使 用源极和漏极的名称，但是由于分裂栅极型MONOS具有不对称结构， 因此为了方便起见，在这里源极和漏极的名称被用作特定扩散层的电 极名称。因此，取决于操作模式，载流子可以从漏电极流到源电极。
在分裂栅极型MONOS中，在写入时，通过使用SSI(源极侧注 入)由垂直电场将电子注入到电荷俘获膜中。在擦除时，通过利用 MG沟道的水平电场来加速在扩散层(源极)的端部的由带间隧道生 成的空穴，从而将空穴注入到电荷俘获膜中。
图3示出了具有图2所示的分裂栅极型MONOS结构的典型存储 器单元的操作模式。在相应操作中，端子处的偏置条件在图3的上表 A中由诸如接地电位GND和电源电压Vcc等符号示出，而在图3的 下表B中，以1.5V的电压为例，由器件中的具体电压(单位：V) 示例表示。由于写入使用源极侧注入方法，并且在沟道中生成的热载 流子电子被注入到电荷俘获膜中，因此选择晶体管和存储器晶体管的 沟道进入导通状态并且被施加高存储器栅极电压VMG。
另一方面，由于在擦除时空穴通过源极线SL与存储器栅极MG 之间的电场由带间隧道现象所生成，因此负的存储器栅极电压VMG 被施加。所生成的空穴被电场加速以注入电荷俘获膜中，从而执行擦 除。在读取操作中，通过将源极线SL设置为接地电位，将位线BL设置为电源电压，并且将电源电压施加到控制栅极CG，选择晶体管 进入导通状态，并且通过读取存储器栅极MG的电荷俘获状态作为电 流值的大小，来获取非易失性存储器单元的操作。在第一实施例中， 一个重要目的是：减小在写入时存储器栅极MG的偏置VMG(Vmgp)。
接下来，将参考图5和图6详细描述根据第一实施例的半导体器 件。首先，将描述在通过使用具有分裂栅极型MONOS结构的半导体 器件，来配置非易失性存储器阵列的情况下的典型操作。
图5示出了典型的阵列配置。图5示出了非易失性存储器模块的 示例，并且是示出了多个存储器单元MC中的四个存储器单元MC的 连接关系的等效电路图。
每个控制栅极CG电连接到用于控制栅极CG的字线驱动器电路WLD，每个存储器栅极MG电连接到用于存储器栅极MG的存储器 栅极驱动器电路MGD，源极区域SR电连接到用于源极线的源极线驱 动器电路SLD，漏极区域DR电连接到用于位线的位线驱动器电路 BLD。另外，通过衬底电压电路VSUBGN将预定电位施加到半导体 衬底PSUB。
图6示出了图5所示的存储器单元阵列的平面布局的示例。图6 示出了与由图5所示的虚线MC围绕的两个存储器单元相对应的平面 布局。
另外，在图6中，由虚线UC围绕的部分指示与一个存储器单元 相对应的单位单元UC，并且单位单元UC包括在平面图中的第一方 向X上延伸的第一鳍FN1和第二鳍FN2、在平面图中的第二方向Y 上延伸的存储器栅极MG和控制栅极CG、共同连接到形成在第一鳍 FN1和第二鳍FN2中的源极区域的源极线接触件SLC、以及共同连 接到形成在第一鳍FN1和第二鳍FN2中的漏极区域的位线接触件 BLC。
图7示出了与图6中的单点链线A-A相对应的截面结构。如图7 所示，根据第一实施例的半导体器件的一个特征在于，使在被夹在两 个鳍FN1和FN2之间的区域中的隔离区域STI的上表面的高度低于 位于鳍FN1和FN2外部的隔离区域STI的上表面的高度。
从图7明显可见，待成为有效沟道的区域由两个区域组成，诸如 被存储器栅极MG夹在中间的双栅极控制区域DGR、和单栅极控制 区域SGR，单栅极控制区域SGR由位于被夹在两个鳍FN1和FN2之 间的区域中的存储器栅极MG的一部分控制，因此可以增加有效沟道宽度。
例如，当电荷俘获膜CTF由氧化硅膜、氮化硅膜和氧化硅膜的堆 叠膜构成并且其膜厚度设置为20nm时，在鳍FN1和FN2之间的隔 离区域STI的上表面应当被形成为比在鳍FN1和FN2外部的隔离区 域STI的上表面低20nm。与双栅极控制区域DGR相比，单栅极控制区域SGR在存储器栅极MG的可控制性方面稍差，但是由于在电荷 累积存储器中电流驱动力比开关操作优先，因此重要的是增加有效沟 道宽度。
为了比较，图8示出了比较示例，其中使在被夹在两个鳍FN1 和FN2之间的区域中的隔离区域STI的上表面的高度等于位于鳍FN1 和FN2外部的隔离区域STI的高度。
在图8所示的结构的情况下，在鳍FN1和FN2的下部中，鳍的 两侧仅被电荷俘获膜夹在中间。换言之，由于构成鳍FN1和FN2的 下部的衬底PSUB具有不能布置存储器栅极MG的区域，因此存储器 栅极MG的场效应难以作用在该区域中的沟道上，并且难以实现良好 的可控制性。
注意，在第一实施例中，已经以分裂栅极型MONOS结构中的存 储器单元的操作，来描述了具有控制栅极的选择晶体管是NMOS的 存储器单元的操作，但是在选择晶体管是PMOS的存储器单元中，通 过将偏置条件的正负符号反转，可以获取与上述NMOS相同的效果。
接下来，将参考图9至24描述根据第一实施例的半导体器件的 制造方法。
如图9所示，在由p型硅制成的半导体衬底PSUB上顺序地形成 氧化硅膜10、氮化硅膜20和非晶碳层30，并且使用抗蚀剂图案通过 例如选择性蚀刻工艺来图案化非晶碳层30。之后，在半导体衬底PSUB 上形成氮化硅膜40以覆盖非晶碳层30。
接下来，通过对氮化硅膜40执行各向异性蚀刻，形成由氮化硅 膜形成的间隔物40，如图10所示。
接下来，去除非晶碳层30，并且使用间隔物40作为掩模来选择 性地蚀刻半导体衬底PSUB的上表面，从而形成如图11所示的由硅 制成的多个鳍FN。
接下来，在半导体衬底PSUB的整个表面上沉积例如由氧化硅膜 形成的绝缘膜，并且通过CMP(化学机械抛光)方法回蚀该氧化硅 膜，从而将绝缘膜IF为形成隔离区域STI以填充鳍FN之间的空间， 如图12所示。
接下来，例如，使用抗蚀剂图案作为掩模对掩埋在鳍FN之间的 空间中的绝缘膜IF执行选择性蚀刻，从而形成如图13所示的隔离区 域STI。隔离区域STI包括布置在第一鳍FN1与第二鳍FN2之间并且 具有较低的上表面高度的第一隔离区域STIL，以及布置在第一鳍FN1 和第二鳍FN2外部并且具有较高的上表面高度的第二隔离区域STIH。 第一隔离区域STIL的上表面高度被设置在这样的位置处，该位置与 第二隔离区域STIH的上表面高度相比，低了与电荷俘获膜CTF的膜 厚度tCTF(见图8)相对应的厚度。
例如，当稍后被形成的电荷俘获膜由氧化硅膜、氮化硅膜和氧化 硅膜的堆叠膜形成并且它们的膜厚度被设置为20nm时，执行绝缘膜 IF的选择性蚀刻使得第一隔离区域STIL的上表面比第二隔离区域 STIH的上表面低20nm。
如上所述，通过直到图13的处理，作为用以形成FinFET的基础 结构的隔离结构完成。注意，将对隔离结构完成之后的制造方法的描 述，作为与图6所示的平面布局中的单点链线B-B中的截面结构相对 应的部分的制造方法继续进行。注意，与图14A至图23A中的每个 单点链线C-C相对应的横截面分别在图14B至23B中示出。
如图14A和14B所示，鳍FN1和鳍FN2被形成为在图6中的第 一方向X上延伸。
接下来，在执行通过湿法刻蚀去除鳍FN的侧面上的硅表面上的 自然氧化膜的工艺之后，如图15A和图15B所示，形成栅极电介质 膜50以覆盖鳍FN的主表面，在栅极电介质膜50上沉积栅极材料60 作为用于形成控制栅极CG的材料的，并且然后通过CMP法对栅极材料60的上表面进行平坦化。例如，使用氧化硅膜作为栅极电介质 膜50，并且使用多晶硅作为栅极材料60。栅极材料60可以是多晶硅 和诸如氮化钛等金属膜的堆叠结构。
接下来，在通过使用光刻和蚀刻技术对栅极材料60进行图案化 之后，如图16A和图16B所示，通过选择性蚀刻，栅极材料60相对 于半导体衬底PSUB垂直地进行处理，从而形成控制栅极CG。此时， 通过过度蚀刻使鳍的侧面充分裸露。
接下来，通过使用蚀刻技术去除作为裸露的鳍FN上的覆盖层的 氮化硅膜(绝缘膜)20和氧化硅膜(绝缘膜)10，从而获得图17A 和17B所示的结构。
接下来，如图18A和图18B所示，在鳍FN上形成电荷俘获膜 CTF。电荷俘获膜CTF例如由氧化硅膜、氮化硅膜和氧化硅膜的堆叠 结构形成。注意，作为电荷俘获膜CTF的材料，可以使用氧化硅膜、 氧化铪膜、氧化铝膜，硅酸铪膜和硅酸铝膜的堆叠结构。
接下来，通过CVD法在包括控制栅极CG的半导体衬底PSUB 的整个表面上沉积栅极材料作为存储器栅极MG，该栅极材料由多晶 硅制成，并且对栅极材料进行各向异性蚀刻，从而在控制栅极CG的 侧面形成间隔物结构70，如图19A和图19B所示。在该各向异性蚀 刻中，执行与鳍的高度相对应的过度蚀刻，使得存储器栅极MG的栅 极材料未留在鳍FN的侧面。
接下来，在选择性地去除形成在控制栅极CG之间的间隔物结构 70之后，选择性地去除电荷俘获膜，如图20A和图20B所示。可以 通过使用留在控制栅极CG的一侧的间隔物结构70作为掩模，经由 湿法蚀刻来执行电荷俘获膜的选择性去除。在这种状态下，使用间隔物结构70和控制栅极CG作为用于杂质引入的掩模，将n型杂质NI (例如，砷)选择性地离子注入到鳍FN中，从而在鳍FN中形成n+型源极区域SR和n+型漏极区域DR。
接下来，在半导体衬底PSUB的整个表面上方沉积约500nm的氧 化硅膜，并且通过CMP法抛光氧化硅膜，从而平坦化控制栅极CG 和存储器栅极MG的顶部，并且形成层间绝缘膜80以填充除控制栅 极CG和存储器栅极MG以外的区域，如图21A和21B所示。
接下来，通过例如CVD法在半导体衬底PSUB的整个表面之上 形成氧化硅膜，从而形成层间绝缘膜90。此后，在层间绝缘膜90和 层间绝缘膜80中形成接触孔，并且形成由诸如钨等金属材料制成的 位线接触件BLC和源极线接触件SLC以填充接触孔，如图22A和图22B所示。如图6所示，位线接触件BLC电连接到形成在以预定间 隔布置的两个鳍(FN1、FN2)中的每个鳍中的漏极区域DR，从而形 成共用漏极。而且，如图6所示，源极线接触件SLC电连接到形成 在两个鳍(FN1、FN2)中的每个鳍中的源极区域SR，从而形成共用 源极。
接下来，通过例如CVD法在半导体衬底PSUB的整个表面上方 形成氧化硅膜，从而形成层间绝缘膜100。此后，在层间绝缘膜100 中形成接触孔，并且形成由诸如铜等金属材料制成的位线BL，以使 位线BL电连接到位线接触件BLC，如图23A和图23B所示。通过 上述一系列过程，形成了具有图6所示的分裂栅极型MONOS结构的 半导体器件。
(第一修改)
在第一实施例中，形成在半导体衬底PSUB上的鳍FN具有均匀 的高度，但是可以通过使用所谓的双重图案化工艺来形成实质上具有 不同高度的鳍FN(换言之，具有不同深度的沟槽)。
例如，在图10所示的过程之后，使用非晶碳层30和间隔物40S 作为掩模来蚀刻半导体衬底PSUB，从而形成具有预定深度的沟槽110， 如图24所示。例如，当电荷俘获膜CTF的膜厚度为20nm时，执行 20nm的衬底蚀刻。
接下来，如图25所示，在去除非晶碳层30之后，使用间隔物40S 作为掩模来蚀刻半导体衬底PSUB，从而对于每个鳍FN交替地形成 具有不同深度的沟槽120和沟槽130。由于可以通过形成具有不同深 度的沟槽120和沟槽130来形成实质上具有不同高度的鳍结构，因此 可以保持均匀的隔离厚度，从而可以提高元件隔离特性的可靠性。
以上，基于实施例具体说明了本发明的发明人所做的发明。但是， 本发明不限于上述实施例，在不脱离其主旨的范围内可以进行各种修 改。
(第二修改)
例如，如图26所示，位线BL可以布置为相对于位线接触件BLC 移位半个周期。在这种情况下，由于可以确保鳍不与位线BL重叠， 因此可以改善电荷存储特性。

Claims (9)

1.一种半导体器件，具有分裂栅极型MONOS结构，所述半导体器件包括：
半导体衬底，具有主表面；
第一鳍，是所述半导体衬底的一部分，被形成为选择性地从所述半导体衬底的所述主表面突出，并且在平面图中的第一方向上延伸；
第二鳍，是所述半导体衬底的一部分，被形成为选择性地从所述半导体衬底的所述主表面突出，并且沿着所述第一鳍、与所述第一鳍以预定间隔形成；
隔离区域，形成在所述半导体衬底的所述主表面上，并且被形成为与所述第一鳍和所述第二鳍的上表面的位置相比，具有在更低的位置处的上表面；
控制栅极，被形成为经由栅极电介质膜将所述第一鳍和所述第二鳍中的每个鳍夹在中间，并且在平面图中的第二方向上延伸，所述第二方向与所述第一方向相交，所述栅极电介质膜形成在所述第一鳍和所述第二鳍的表面上；
存储器栅极，被形成为经由电荷俘获膜将所述第一鳍和所述第二鳍中的每个鳍夹在中间，并且在平面图中沿着所述控制栅极相邻地延伸，所述电荷俘获膜形成在所述第一鳍和所述第二鳍的表面上；
第一源极区域和第二源极区域，分别形成在所述第一鳍和所述第二鳍中，并且位于分裂栅极结构的一个侧面上，所述分裂栅极结构由所述控制栅极和所述存储器栅极构成；以及
第一漏极区域和第二漏极区域，分别形成在所述第一鳍和所述第二鳍中，并且位于所述分裂栅极结构的另一侧面上，
其中所述第一源极区域和所述第二源极区域构成共用源极，所述共用源极通过源极线接触件而电连接，
其中所述第一漏极区域和所述第二漏极区域构成共用漏极，所述共用漏极通过位线接触件而电连接，并且
其中所述控制栅极、所述存储器栅极、所述共用源极和所述共用漏极构成1位的存储器单元。
2.根据权利要求1所述的半导体器件，
其中所述隔离区域包括第一部分和第二部分，在平面图中，所述第一部分布置在所述第一鳍与所述第二鳍之间，所述第二部分布置在所述第一鳍和所述第二鳍的外部，并且
其中所述第一部分的上表面在所述半导体衬底的厚度方向上低于所述第二部分的上表面。
3.根据权利要求2所述的半导体器件，
其中所述第二部分的所述上表面具有与所述电荷俘获膜的上表面几乎相同的高度，所述电荷俘获膜形成在所述隔离区域的所述第一部分上。
4.根据权利要求3所述的半导体器件，
其中所述电荷俘获膜由以下的堆叠膜构成：第一氧化硅膜、形成在所述第一氧化硅膜上的氮化硅膜、以及形成在所述氮化硅膜上的氧化硅膜。
5.一种半导体器件，包括：
第一存储器单元，形成在半导体衬底的第一区域中，具有分裂栅极型MONOS结构，并且由第一FinFET构成；以及
第二存储器单元，形成在所述半导体衬底的与所述第一区域不同的第二区域中，具有分裂栅极型MONOS结构，并且由第二FinFET构成；
其中所述第一FinFET和所述第二FinFET中的每个FinFET由使用多个鳍的FinFET形成，
其中所述第一FinFET具有形成在所述多个鳍中的多个第一源极区域，并且所述多个第一源极区域通过第一源极线接触件共同连接，
其中所述第二FinFET具有形成在所述多个鳍中的多个第二源极区域，并且所述多个第二源极区域通过第二源极线接触件共同连接，并且
其中所述第一FinFET和所述第二FinFET具有形成在所述多个鳍中的多个共用漏极区域，并且所述多个共用漏极区域通过位线接触件共同连接。
6.根据权利要求5所述的半导体器件，
其中所述多个共用漏极区域布置在所述第一FinFET和所述第二FinFET中的每个FinFET的存储器栅极之间。
7.根据权利要求5所述的半导体器件，还包括形成在所述鳍之间的隔离区域，
其中所述隔离区域具有第一部分和第二部分，在平面图中，所述第一部分布置在所述多个鳍之间，所述第二部分布置在所述多个鳍的外部，并且
其中所述第一部分的上表面在所述半导体衬底的厚度方向上低于所述第二部分的上表面。
8.一种半导体器件，包括：
半导体衬底，具有主表面；以及
存储器单元，形成在所述半导体衬底的所述主表面上，具有分裂栅极型MONOS结构，并且由FinFET构成，
其中所述FinFET由使用多个鳍的FinFET形成，
其中所述FinFET具有形成在所述多个鳍中的多个源极区域，并且所述多个源极区域通过源极线接触件共同连接，
其中所述FinFET具有形成在所述多个鳍中的多个漏极区域，并且所述多个漏极区域通过位线接触件共同连接，并且
其中所述FinFET构成1位的存储器单元。
9.根据权利要求8所述的半导体器件，
其中所述多个鳍的数目为2。
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