KR100668350B1 - 낸드 구조의 멀티-비트 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

낸드 구조의 멀티-비트 비휘발성 메모리 소자 및 그 제조방법 Download PDF

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Abstract

비트 당 면적이 감소되고 멀티비트 동작이 가능한 낸드 구조의 비휘발성 메모리 소자가 제공된다. 비휘발성 메모리 소자는, 몸체로부터 상향 돌출되고 사이에 제 1 절연막이 매립된 적어도 한 쌍의 핀들을 갖는 반도체 기판을 포함한다. 복수의 제어 게이트 전극들은 제 1 절연막 및 한 쌍의 핀들을 가로질러 신장하고, 한 쌍의 핀들의 외측의 적어도 상부를 덮고, 반도체 기판과 절연될 수 있다. 복수의 스토리지 노드들은 복수의 제어 게이트 전극들 및 한 쌍의 핀들 사이에 각각 개재되고, 반도체 기판과 절연된다. 복수의 제어 게이트 전극들은 순차로 2개씩 쌍을 이루고, 같은 쌍의 상기 제어 게이트 전극들은 제 1 이격 거리를 갖고, 인접한 서로 다른 쌍의 인접한 상기 제어 게이트 전극들은 상기 제 1 이격 거리보다 큰 제 2 이격 거리를 갖는다.

Description

낸드 구조의 멀티-비트 비휘발성 메모리 소자 및 그 제조 방법{NAND type multi-bit non-volatile memory device and method of fabricating the same}
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 개략적으로 보여주는 배치도(lay-out)이고;
도 2는 도 1의 비휘발성 메모리 소자의 단위셀을 보여주는 사시도이고;
도 3은 도 2의 단위셀의 I-I'선에서 절취한 단면도이고;
도 4는 도 2의 단위셀의 II-II'선에서 절취한 단면도이고; 그리고
도 5 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
<도면의 주요 참조부호에 대한 설명>
105a, 105b...핀 110...반도체 기판
125...제 1 소자분리용 절연막 135...제 2 소자분리용 절연막
140a, 140b...게이트 절연막 150a, 150b...스토리지 노드
155a, 155b...제어 게이트 전극 160...게이트간 절연막
170...불순물 영역
본 발명은 비휘발성 메모리 소자에 관한 것으로서, 특히 플로팅 노드 또는 트랩형 노드를 스토리지 노드로 구비하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
예를 들어, 플래시 메모리 소자는 예컨대, 폴리실리콘과 같은 플로팅 노드를 스토리지 노드로 구비하고, 소노스(SONOS) 메모리 소자는 예컨대, 실리콘 질화막과 같은 트랩형 노드를 스토리지 노드로 구비할 수 있다. 비휘발성 메모리 소자들에 있어서, 미세 패턴을 형성하기 위한 공정 기술의 한계로 인하여, 메모리 집적도 및 메모리 속도 증가는 한계에 직면하고 있다. 이에 따라, 제조 공정상의 집적도를 높이는 것 외에, 메모리 용량 및 메모리 속도를 증가시킬 수 있는 방법들이 연구되고 있다.
예를 들어, David M. Fried등에 의한 미국등록특허 6,664,582호는 핀-펫(Fin-FET) 및 핀 메모리 셀에 대해서 개시하고 있다. 핀-펫은 물고기 지느러미 모양으로 형성된 핀(fin)의 상면 및 측면들을 채널 영역으로 이용할 수 있다. 이에 따라, 핀-펫은 평면형 트랜지스터보다 채널 면적을 넓게 할 수 있어, 큰 전류의 흐름을 제공할 수 있다. 그 결과, 핀-펫은 평면형 트랜지스터보다 높은 성능을 제공할 수 있다.
하지만, David M. Fried 등에 의한 핀-펫은 SOI 기판을 이용하여 제조됨으로써, 핀이 기판 몸체로부터 플로팅 되는 문제가 있다. 이에 따라, 바디-바이어스(body-bias)를 이용한 트랜지스터의 문턱전압 제어가 불가능하고, 그 결과 CMOS 트 랜지스터의 문턱전압 조절이 어려울 수 있다. 또한, 종래 핀 메모리 셀은 2 비트 동작을 제공하기 위해서 1F의 게이트 길이를 기준으로 적어도 2F x 2F 면적을 이용하고 있어, 비트 당 면적이 2 F2/비트로 크다는 문제가 있다. 그 결과, 핀 메모리 셀의 성능이 제한될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위한 것으로서, 비트 당 면적이 감소되고 멀티비트 동작이 가능한 낸드 구조의 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 낸드 구조의 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 몸체 및 상기 몸체로부터 상향 돌출된 적어도 한 쌍의 핀들을 포함하는 반도체 기판; 상기 반도체 기판의 한 쌍의 핀들 사이를 매립하도록 상기 몸체 상에 형성된 제 1 절연막; 상기 제 1 절연막 및 상기 반도체 기판의 한 쌍의 핀들을 가로질러 신장하고, 상기 한 쌍의 핀들의 외측벽의 적어도 상부를 덮고, 상기 반도체 기판과 절연된 복수의 제어 게이트 전극들; 및 상기 복수의 제어 게이트 전극들 및 상기 반도체 기판의 한 쌍의 핀들 사이에 각각 개재되고, 상기 반도체 기판과 절연된 복수의 스토리지 노드들을 포함하는 낸드 구조의 비휘발성 메모리 소자가 제공된다. 상기 복수의 제 어 게이트 전극들은 순차로 2개씩 쌍을 이루고, 같은 쌍의 상기 제어 게이트 전극들은 제 1 이격 거리를 갖고, 인접한 서로 다른 쌍의 인접한 상기 제어 게이트 전극들은 상기 제 1 이격 거리보다 큰 제 2 이격 거리를 갖는다.
상기 낸드 구조의 비휘발성 메모리 소자는, 상기 복수의 제어 게이트 전극의 가장자리 부근의 측벽에 각각 접촉된 복수의 콘택 플러그들을 더 포함할 수 있다.
상기 낸드 구조의 비휘발성 메모리 소자에 따르면, 같은 쌍의 상기 제어 게이트 전극들에 접촉된 상기 콘택 플러그들은 상기 반도체 기판의 한 쌍의 핀들을 기준으로 서로 같은 방향에 배치되고, 인접한 서로 다른 쌍들의 인접한 상기 제어 게이트 전극들에 접촉된 상기 콘택 플러그들은 서로 반대 방향에 배치될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 낸드 구조의 비휘발성 메모리 소자의 제조 방법에 따르면, 몸체 및 상기 몸체로부터 각각 상향 돌출되고 사이에 제 1 절연막이 매립된 한 쌍의 핀들을 포함하는 반도체 기판을 제공한다. 상기 반도체 기판의 한 쌍의 핀들 외측의 상기 몸체 상에 상기 한 쌍의 핀들의 상부를 노출하는 제 2 절연막을 형성한다. 노출된 상기 반도체 기판의 한 쌍의 핀들의 외측의 상부에 복수의 스토리지 노드들을 형성한다. 상기 제 1 절연막, 상기 제 2 절연막 및 상기 반도체 기판의 한 쌍의 핀들을 가로지르고 상기 스토리지 노드를 덮고 제 3 절연막에 의해 이격된 복수의 예비 제어 게이트 전극들을 형성한다. 상기 각각의 예비 제어 게이트 전극 내부에 상기 반도체 기판의 한 쌍의 핀들을 가로질러 신장하는 트렌치를 형성하여, 상기 제 3 절연막 양 측벽에 형성된 복수의 쌍의 제어 게이트 전극들을 형성한다. 같은 쌍의 상기 제어 게이트 전극들은 제 1 이격 거리를 갖고, 인접한 서로 다른 쌍의 인접한 상기 제어 게이트 전극들은 상기 제 1 이격 거리보다 큰 제 2 이격 거리를 갖는다.
상기 낸드 구조의 비휘발성 메모리 소자의 제조 방법은, 상기 복수의 제어 게이트 전극들의 가장자리 부근의 측벽에 각각 접촉된 복수의 콘택 플러그들을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
구조
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 개략적으로 보여주는 배치도이다. 예를 들어, 비휘발성 메모리 소자는 플로팅 노드 또는 트랩형 노드를 스토리지 노드로 구비하는 플래시(flash) 메모리 또는 소노스(SONOS) 메모리일 수 있다. 비휘발성 메모리 소자는 낸드 구조를 갖는다. 도 1은 낸드 구조의 비휘발성 메모리 소자의 셀 부분을 나타낼 수 있다.
도 1을 참조하면, 복수의 비트 라인들(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8)이 열로 배치되고, 복수의 워드 라인들(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9, WL10)이 행으로 배치된다. 행과 열은 서로 뒤바뀔 수 있다. 도 1에서, 복수의 비트 라인들(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8) 및 복수의 워드 라인들(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9, WL10)의 수는 예시적인 것이고, 본 발명의 범위를 제한하지 않는다.
복수의 비트 라인들(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8)의 일단, 예컨대 제 10 워드 라인(WL10)의 외측은 공통 소스 라인(미도시)에 연결될 수 있다. 나아가, 공통 소스 라인과 인접한 제 10 워드 라인(WL10) 사이에는 접지 선택 트랜지스터를 구성하는 접지 선택 라인(미도시)이 개재될 수 있다. 가장자리의 제 1 워드 라인(WL1)의 외곽에는 스트링 선택 트랜지스터를 구성하는 스트링 선택 라인(미도시)이 개재될 수 있다. 공통 소스 라인, 접지 선택 라인, 및 스트링 선택 라인은 해당 기술분야에서 통상의 지식을 가진 자에게 알려져 있으므로 자세한 설명은 생략한다.
복수의 비트 라인들(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8) 사이에는 제 1 소자분리용 절연막(125) 및 제 2 소자분리용 절연막(135)이 배치된다. 예를 들어, 제 1 비트 라인(BL1) 및 제 2 비트 라인(BL2) 사이에는 제 1 소자분리용 절연막(125)이 배치되고, 제 2 비트 라인(BL2) 및 제 3 비트 라인(BL3) 사이에는 제 2 소자분리용 절연막(135)이 배치될 수 있다. 복수의 비트 라인들(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8)은 제 1 소자분리용 절연막(125)을 중심으로 복수의 쌍들을 형성할 수 있다. 예를 들어, 제 1 비트 라인(BL1) 및 제 2 비트 라인(BL2)이 한 쌍을 이루고, 제 3 비트 라인(BL3) 및 제 4 비트 라인(BL4)이 다른 쌍을 이룰 수 있다. 나머지 비트 라인들(BL5, BL6, BL7, BL8)에도 동일한 원리가 적용될 수 있 다.
복수의 워드 라인들(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9, WL10)은 게이트간 절연막(160)을 기준으로 복수의 쌍을 형성할 수 있다. 예를 들어, 게이트간 절연막(160)의 양 측벽의 제 1 워드 라인(WL1) 및 제 2 워드 라인(WL2)이 제 1 쌍을 형성하고, 마찬가지로 제 3 워드 라인(WL3) 및 제 4 워드 라인(WL4)이 제 2 쌍을 형성할 수 있다. 나머지 워드 라인들(WL5, WL6, WL7, WL8, WL9, WL10)에도 동일한 원리가 적용될 수 있다.
예를 들어, 제 1 쌍의 워들 라인들(WL1, WL2)의 가장자리 부근의 측벽에는 콘택 플러그들(175a, 175b)이 각각 형성될 수 있다. 예를 들어, 복수의 비트 라인들(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8)을 기준으로, 콘택 플러그들(175a, 175b)은 왼편에 형성된다.
다른 워드 라인들(WL3, WL4, WL5, WL6, WL7, WL8, WL9, WL10)에도 마찬가지로, 쌍 단위로 콘택 플러그들(175a, 175b)이 형성될 수 있다. 같은 쌍 내에 속하는 콘택 플러그들(175a, 175b)은 같은 방향, 예컨대, 왼편 또는 오른편 가장자리 부근에 형성되나, 인접하는 다른 쌍의 인접한 콘택플러그들(175a, 17b)은 서로 반대 방향에 형성된다. 예를 들어, 제 1 쌍의 워드 라인들(WL1, WL2)의 콘택 플러그들(175a, 175b)은 왼편 가장자리 부근에 형성되나, 제 2 쌍의 워드 라인들(WL3, WL4)의 콘택 플러그들(175a, 175b)은 오른편 가장자리 부근에 형성될 수 있다. 즉, 콘택 플러그들(175a, 175b)은 쌍을 이루면서 지그재그 형태로 배치될 수 있다.
이러한 지그재그 형태의 콘택 플러그들(175a, 175b)의 배치는 워드 라인 배 치의 집적도 향상에 기여할 수 있다. 왜냐하면, 콘택 플러그들(175a, 175b)이 모두 동일한 방향에 배치되면, 콘택 플러그들(175a, 175b)의 접촉에 의한 단락을 방지하기 위해 워드 라인 쌍들 사이의 간격이 넓어져야 하기 때문이다. 반면, 같은 쌍 내의 콘택 플러그들(175a,175b)은 같은 방향으로 배치되어도 서로 접촉되어 단락될 염려가 없다.
영역(C) 내의 한 쌍의 비트 라인들(BL3, BL4) 및 한 쌍의 워드 라인들(WL1, WL2)은 낸드 셀의 단위셀(100)을 형성할 수 있다. 도 2는 영역(C) 내의 단위셀(100)을 보여주는 사시도이고, 도 3은 단위셀(100)의 I-I'선에서 절취한 단면도이고, 도 4는 단위셀(100)의 II-II'선에서 절취한 단면도이다.
도 2 내지 도 4를 참조하면, 한 쌍의 핀들(105a, 105b)이 한 쌍의 비트 라인들(도 1의 BL3, BL4)을 형성하고, 한 쌍의 제어 게이트 전극들(155a, 155b)이 한 쌍의 워드 라인들(도 1의 WL1, WL2)을 형성한다. 제어 게이트 전극들(155a, 155b)은 핀들(105a, 105b), 제 1 소자분리용 절연막(125) 및 제 2 소자분리용 절연막(135)을 가로질러 신장한다. 제어 게이트 전극들(155a, 155b)은 핀들(105a, 105b) 외측벽의 적어도 상부를 덮고 반도체 기판(110)으로부터 절연된다. 스토리지 노드 들(150a, 150b)은 핀들(105a, 105b)의 외측벽의 상부 및 제어 게이트 전극들(155a, 155b)의 사이에 각각 개재된다.
반도체 기판(110)은 몸체(102)와 몸체(102)로부터 상향 돌출되고 서로 이격된 한 쌍의 핀들(105a, 105b)을 포함한다. 예를 들어, 핀들(105a, 105b)은 X1 방향을 따라서 서로 이격되고, X2 방향을 따라서 신장할 수 있다. 반도체 기판(110)은 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층을 포함하는 복합 구조일 수 있다. 즉, 핀들(105a, 105b)은 몸체(102)와 같은 물질이거나 또는 몸체(102) 상에 형성된 에피층일 수도 있다.
한 쌍의 핀들(105a, 105b) 사이에는 제 1 소자분리용 절연막(125)이 매립되어 있다. 핀들(105a, 105b)의 외측의 몸체(102)상에는 소정 높이의 제 2 소자분리용 절연막(135)이 형성될 수 있다. 즉, 제 2 소자분리용 절연막(135)은 핀들(105a, 105b)의 외측벽 하부는 덮고 있으나, 외측벽 상부는 노출시킬 수 있다. 제 1 소자분리용 절연막(125) 및 제 2 소자분리용 절연막(135)은 핀들(105a, 105b)을 분리시키는 역할을 수행할 수 있다. 예를 들어, 제 1 소자분리용 절연막(125) 및 제 2 소자분리용 절연막(135)은 절연 특성과 매립 특성이 좋은 실리콘 산화막을 포함할 수 있다.
X1 방향을 기준으로 볼 때, 차례로 제 1 소자분리용 절연막(125), 핀들(105a, 105b)의 하나 및 제어 게이트 전극들(155a, 155b)의 하나의 적층 구조가 형성된다. 즉, 제어 게이트 전극들(155a, 155b)은 SOI(silicon on insulator) 구조의 반도체 기판(110) 상에 형성될 수 있다. 다만, 이러한 SOI 구조는, 핀들(105a, 105b)이 X3 방향을 따라서 몸체(102)와 연결되어 있다는 점에서, 활성영역이 몸체로부터 플로팅된 통상의 SOI 구조와 다르다. 따라서, 본 발명에서의 반도체 기판(110)의 구조를 SOI-유사(SOI-like) 구조로 부르고, 그 특징은 후술하기로 한다.
핀들(105a, 105b)의 외측벽, 즉 제 1 소자분리용 절연막(125)의 반대편과 상면 위에는 각각 게이트 절연막들(140a, 140b)이 형성될 수 있다. 게이트 절연막 (125a, 125b)은 전하의 터널링 통로가 된다는 점에서 터널링 절연막으로 불릴 수도 있다. 예를 들어, 게이트 절연막(125a, 125b)은 실리콘 산화막, 실리콘 질화막 또는 고-유전율막으로 형성되거나 또는 그들의 복합막으로 형성될 수 있다.
게이트 절연막들(140a, 140b)과 제어 게이트 전극들(155a, 155b)의 사이의 적어도 일부분에는 스토리지 노드들(150a, 150b)이 개재될 수 있다. 예를 들어, 스토리지 노드들(150a, 150b)은 핀들(105a, 105b)의 외측벽 상부에 형성되고, 핀들(105a, 105b)의 상면을 따라서는 형성되지 않을 수 있다. 왜냐하면, 핀들(105a, 105b)의 상면이 측면에 비해서 상대적으로 면적이 작기 때문이다. 하지만, 본 발명의 변형된 예에서, 스토리지 노드들(150a, 150b)이 핀들(105a, 105b)의 상면까지 신장할 수 있다.
스토리지 노드들(150a, 150b)은 폴리실리콘막, 실리콘 게르마늄막, 실리콘 또는 금속 도트, 나노 크리스탈 또는 실리콘 질화막을 포함할 수 있다. 예를 들어, 폴리실리콘막 또는 실리콘 게르마늄막을 포함하는 스토리지 노드들(150a, 150b)은 플로팅 노드로 이용될 수 있다. 다른 예로, 실리콘 또는 금속 도트, 나노 크리스탈 또는 실리콘 질화막을 포함하는 스토리지 노드들(150a, 150b)은 전하 트랩 노드로 이용될 수 있다.
전하의 도전 통로가 되는 채널(미도시)은 핀들(105a, 105b)의 외측벽의 상단 부분과 상면의 표면 부근에 형성될 수 있다. 제 1 소자분리용 절연막(125)이 매립된 핀들(105a, 105b)의 내측벽에는 채널이 형성되지 않는다. 상대적인 면적을 고려하면, 주요한 전하의 도전 통로는 핀들(105a, 105b)의 외측벽이 될 수 있다.
핀들(105a, 105b)의 높이, 보다 구체적으로는 제 2 소자분리용 절연막(135)에 의해 노출되는 핀들(105a, 105b)의 상부의 높이를 조절함으로써 채널의 면적을 조절할 수 있다. 따라서, 핀들(105a, 105b)을 이용하면 비휘발성 메모리 소자의 동작 전류, 즉 속도를 크게 할 수 있고, 그 결과 비휘발성 메모리 소자의 성능이 높아질 수 있다.
제어 게이트 전극들(155a, 155b)의 양편의 핀들(105a, 105b)의 표면 부근에는 불순물 영역(170)이 형성될 수 있다. 불순물 영역(170)은 순차로 소오스 영역 및 드레인 영역을 형성할 수 있다. 불순물 영역(170)은 인접하는 반도체 기판(110) 부분에 다이오드 접합되어 있다. 예컨대, 불순물 영역(170)이 n형 불순물로 도핑된 경우, 나머진 반도체 기판(110)은 p형 불순물로 도핑될 수 있다.
제어 게이트 전극들(155a, 155b)은 X1 방향으로 신장하도록 형성되고, X2 방향을 따라서 서로 이격될 수 있다. 제어 게이트 전극들(155a, 155b) 사이에는 게이트간 절연막(160)이 개재될 수 있다. 게이트간 절연막(160)은 제어 게이트 전극들(155a, 155b) 상으로 돌출될 수 있다. 예를 들어, 제어 게이트 전극들(155a, 155b)은 폴리실리콘막, 금속막, 금속 실리사이드막 또는 이들의 복합막을 포함할 수 있다. 게이트간 절연막(160)은 실리콘 산화막을 포함할 수 있다.
비록 도면에는 도시되지 않았지만, 단위셀(100)은 제어 게이트 전극들(155a, 155b)과 스토리지 노드들(150a, 150b)을 절연하는 블로킹 절연막(미도시)을 더 포함할 수 있다. 예를 들어, 블로킹 절연막은 스토리지 노드들(150a, 150b)과 제어 게이트 전극들(155a, 155b)의 사이 및 제 1 소자분리용 절연막(125)과 제어 게이트 전극들(155a, 155b)의 사이에 개재되고, 실리콘 산화막을 포함할 수 있다.
단위셀(100)의 동작 중, 핀들(105a, 105b)에 형성된 공핍 영역(depletion region)의 확장은 제한될 수 있다. 특히, 핀들(105a, 105b)의 폭이 얇을수록 공핍 영역은 더욱 제한될 수 있다. 보다 구체적으로 보면, 공핍 영역은 핀들(105a, 105b)의 폭 방향, X1 방향으로는 매우 제한 될 것이고, 다만 X3 방향을 따라서만 형성될 수 있다. 하지만, 핀들(105a, 105b)의 폭이 작아지면 X3 방향을 따라서 형성된 공핍 영역의 영향은 매우 축소될 것이다.
따라서, 핀들(105a, 105b)이 몸체(102)에 연결되어 있음에도 불구하고, 핀들(105a, 105b)은 SOI 구조와 유사한 즉, SOI-유사 구조가 된다. 이에 따라, 공핍 영역의 확장에 의해서 발생할 수 있는 오프-전류 및 접합 누설 전류가 감소될 수 있다. 그럼에도 불구하고, 몸체(102)에 전압을 인가함으로써 핀들(105a, 105b)에 바디-바이어스를 인가할 수 있는 장점은 유지될 수 있다.
도 3 및 도 4를 참조하면, 제어 게이트 전극들(155a, 155b)의 각각의 게이트 길이(W1)를 0.25F, 핀들(105a, 105b)의 각각의 폭(W2)을 0.25F, 제 1 소자분리용 절연막(125)의 폭(W3)은 0.5F로 할 수 있다. 단위셀(100)에 포함된 제 2 소자분리용 절연막(135)의 전체 폭(2 x W4)은 2 x 0.5F, 즉 1F일 수 있다. 즉, 단위셀(100)의 X1 방향의 폭은 2F일 수 있다.
한 쌍의 워드 라인(도 1의 WL3, WL4) 사이의 이격 간격에 대응하는 제어 게이트 전극(155a, 155b) 사이의 이격 간격(W5)은 0.5F일 수 있다. 인접한 서로 다른 쌍의 인접한 워드 라인들, 예컨대 워드 라인들(WL2, WL3)의 이격 간격에 대응하는 불순물 영역(170)의 전체 폭(2 x W6)은 2 x 0.5F, 즉 1F와 같다. 따라서, 서로 다른 쌍의 워드 라인들(WL2, WL3)의 이격 간격(2 x W6)은 동일 쌍의 워드 라인 사이의 이격 간격(W5)의 두 배일 수 있다. 한 쌍의 핀들(105a, 105b) 및 한 쌍의 제어 게이트 전극들(155a, 155b)을 포함하는 단위셀(100)은 2F x 2F, 즉 4F2의 면적을 가질 수 있다.
단일 레벨 동작 방식의 경우, 단위셀(100)은 한 쌍의 핀들(105a, 10b)을 비트 라인들(도 1의 BL3, BL4)로 이용하고, 한 쌍의 제어 게이트 전극들(155a, 155b)을 워드 라인들(도 1의 WL1, WL2)로 이용하여 2 x 2 비트, 즉 4 비트의 데이터를 처리할 수 있다. 나아가, 멀티 레벨 동작 방식의 경우, 제어 게이트 전극들(155a, 155b)은 프로그램 시간을 조절하여 각각 2 비트의 데이터를 처리할 수 있다. 그 결과, 단위셀(100)은 2 x 2 x 2 비트, 즉 8 비트의 데이터를 처리할 수 있다. 즉, 단위셀(100)은 멀티-비트의 데이터를 처리할 수 있다. 이 경우, 단위 비트당 차지하는 단위셀(100)의 면적은 4 F2/ 8 비트, 즉 0.5 F2/비트가 될 수 있다. 따라서, 단위 비트당 차지하는 단위셀(100)의 면적이 종래의 2 F2/비트 비해서 1/4 배까지 감소할 수 있다.
제조 방법
도 5 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다. 본 발명의 실시예에 따라 제조된 비휘발성 메모 리 소자는 도 2의 단위셀(100)에 대응될 수 있다. 도 2 내지 도 4, 및 도 5 내지 도 14에서 동일한 참조 부호는 동일 또는 유사한 구성 요소를 나타낸다.
도 5를 참조하면, 반도체 기판(110) 상에 제 1 하드 마스크 패턴(115)이 형성될 수 있다. 반도체 기판(110)은 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층을 포함하는 복합 구조일 수 있다. 제 1 하드 마스크 패턴(115)은 제 1 트렌치(120)가 형성될 영역을 노출할 수 있다. 예를 들어, 제 1 하드 마스크 패턴(115)은 직선으로 신장하는 라인 패턴일 수 있고, 비록 도5에는 두 개의 직선 라인이 도시되어 있지만 다수의 직선 라인 패턴일 수도 있다.
제 1 하드 마스크 패턴(115)은 반도체 기판(110) 상에 제 1 하드 마스크층(미도시)을 형성하고, 제 1 하드 마스크층을 패터닝하여 형성될 수 있다. 패터닝은 통상적인 포토리소그래피 및 식각 기술을 이용하여 수행될 수 있다. 제 1 하드 마스크층은 반도체 기판(110)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 하드 마스크층은 질화막층 또는 산화질화막층을 포함할 수 있다.
이어서, 제 1 하드 마스크 패턴(115)을 식각 마스크로 하여 반도체 기판(110)을 식각하여, 제 1 트렌치(120)가 형성될 수 있다. 제 1 트렌치(120)의 깊이는 이후 형성될 핀들(도 8의 105a, 105b)의 높이에 따라 선택될 수 있다. 비록 도 5에는 하나의 제 1 트렌치(120)가 도시되어 있지만, 복수의 제 1 트렌치(120)가 어레이로 배치될 수 있다.
도 6을 참조하면, 제 1 트렌치(도 5의 120)를 매립하는 제 1 소자분리용 절 연막(125)을 형성한다. 예를 들어, 제 1 트렌치(도 120)를 매립하도록 제 1 소자분리용 절연막층(미도시)을 증착한다. 예를 들어, 제 1 소자분리용 절연막층은 산화막층을 포함할 수 있다. 이어서, 제 1 하드 마스크 패턴(도 2의 115)이 노출되도록 제 1 소자분리용 절연막층을 평탄화하여 제 1 소자분리용 절연막(125)을 형성할 수 있다. 예를 들어, 평탄화는 에치백(etch-back) 또는 화학적기계적연마(CMP)법을 이용하여 수행될 수 있다.
이어서, 제 1 하드 마스크 패턴(115)이 제 1 소자분리용 절연막(125)에 대해서 선택적으로 제거될 수 있다. 이에 따라, 제 1 소자분리용 절연막(125)은 반도체 기판(110) 내에 형성된 제 1 트렌치(도 2의 120)를 매립할 뿐 아니라, 반도체 기판(110) 상으로 돌출될 수 있다.
도 7을 참조하면, 반도체 기판(110) 상으로 돌출된 제 1 소자분리용 절연막(125)의 양 측벽(127)들에 제 1 절연막 스페이서(130)를 형성할 수 있다. 제 1 절연막 스페이서(130)는 반도체 기판(110)의 핀들(도 8의 105a, 105b)이 형성될 부분을 덮고 그 주위의 반도체 기판(110)의 다른 부분을 노출할 수 있다.
제 1 절연막 스페이서(130)는 물질막 증착과 식각 단계를 이용해서 형성될 수 있다. 예를 들어, 제 1 소자분리용 절연막(125)이 형성된 결과물 전면에 제 1 절연막 스페이서층(미도시)을 형성한다. 이어서, 제 1 절연막 스페이서층을 이방성 식각하여 반도체 기판(110)의 다른 부분을 노출한다. 이방성 식각의 직진성에 의해 돌출된 제 1 소자분리용 절연막(125)의 측벽(127)들에 제 1 절연막 스페이서(130)가 형성될 수 있다. 즉, 제 1 절연막 스페이서(130)는 돌출된 제 1 소자분리용 절 연막(125)의 측벽(127)들에 자기정렬 방식으로 형성될 수 있다.
제 1 절연막 스페이서(130)의 폭은 제 1 절연막 스페이서층의 두께에 의해 용이하게 조절될 수 있다. 예를 들어, 제 1 절연막 스페이서층은 질화막층 또는 산화질화막층을 포함할 수 있다.
도 8을 참조하면, 제 1 절연막 스페이서(도 7의 130)를 식각 마스크로 하여 반도체 기판(110)의 노출된 부분을 식각하여 제 2 트렌치(133)가 형성될 수 있다. 이에 따라, 반도체 기판(110)의 몸체(102)로부터 돌출되고 제 1 소자분리용 절연막(125)의 양 측벽에 각각 접하는 적어도 한 쌍의 핀들(105a, 105b)이 형성될 수 있다. 즉, 반도체 기판(110)은 몸체(102)와 한 쌍의 핀들(105a, 105b)을 포함한다.
한 쌍의 핀들(105a, 105b)의 폭은 제 1 절연막 스페이서(도 7의 130)의 폭에 의해서 결정될 수 있다. 따라서, 제 1 절연막 스페이서(130)의 폭을 조절함으로써, 핀들(105a, 105b)의 폭이 용이하게 조절될 수 있다. 이에 따라, 미세한 폭, 예컨대 서브-마이크론의 폭을 갖는 핀들(105a, 105b)이 제조될 수 있다.
핀들(105a, 105b)의 일 측면은 제 1 소자분리용 절연막(125)과 접해 있다. 즉, 핀들(105a, 105b)의 일 측면은 제 1 소자분리용 절연막(125)에 의해 지지될 수 있다. 이에 따라, 큰 높이와 미세한 폭을 갖는 핀들(105a, 105b)도 넘어지지 않고 안정적으로 지탱될 수 있다. 따라서, 제조 단계에서 핀들(105a, 105b)의 무너짐 현상이 크게 개선될 수 있다.
비록 도면에는 한 쌍의 핀들(105a, 105b)이 도시되었지만, 제 1 소자분리용 절연막(125)들이 어레이로 배치되고 각 제 1 소자분리용 절연막(125)의 양 측벽 (127)들에 한 쌍의 핀들(105a, 105b)이 각각 더 형성될 수 있다.
도 9를 참조하면, 제 2 트렌치(도 8의 133)를 매립하는 제 2 소자분리용 절연막(135)이 형성될 수 있다. 제 2 소자분리용 절연막(135)은 실리콘 산화막을 포함할 수 있다. 예를 들어, 도 8의 구조 전면에 적어도 제 2 트렌치(133)를 매립하는 제 2 소자분리용 절연막층(미도시)을 형성한다. 이어서, 핀들(105a, 105b)이 노출되도록 제 2 소자분리용 절연막층을 평탄화하여, 제 2 소자분리용 절연막(135)이 형성될 수 있다.
도 10을 참조하면, 제 2 소자분리용 절연막(135)을 소정 두께만큼 선택적으로 식각하여, 핀들(105a, 105b)의 외측벽 상부(137)를 노출한다. 예를 들어, 제 1 소자분리용 절연막(125)을 덮는 제 2 하드 마스크 패턴(미도시)을 형성하고, 제 2 하드 마스크 패턴을 식각 마스크로 하여 제 2 소자분리용 절연막(135)을 선택적으로 식각할 수 있다.
도 11을 참조하면, 제 1 소자분리용 절연막(125) 및 제 2 소자분리용 절연막(135)으로부터 노출된 핀들(105a, 105b) 부분에 게이트 절연막들(140a, 140b)을 형성한다. 게이트 절연막들(140a, 140b)은 핀들(105a, 105b)의 외측 상부(도 10의 137) 및 핀들(105a, 105b)의 상단 부분에 형성된다. 예를 들어, 게이트 절연막(140a, 140b)은 핀들(105a, 105b)을 열 산화시켜 형성할 수 있다.
이어서, 게이트 절연막(140a, 140b)의 일부분을 덮는 스토리지 노드들(150a, 150b)을 형성한다. 예를 들어, 스토리지 노드들(150a, 150b)은 핀들(105a, 105b)의 외측 상의 게이트 절연막들(140a, 140b) 부분을 덮도록 형성될 수 있다. 예를 들 어, 스토리 노드들(150a, 150b)은 스토리지 노드층(미도시)을 증착하고 이방성 건식 식각하여 형성할 수 있다. 스토리지 노드들(150a, 150b)은 폴리실리콘막, 실리콘 게르마늄막, 실리콘 또는 금속 도트, 나노 크리스탈 또는 실리콘 질화막을 포함할 수 있다.
본 발명의 변형된 실시예에서, 스토리지 노드들(150a, 150b)을 덮는 블로킹 절연막(미도시)이 형성될 수 있다. 예를 들어, 블로킹 절연막은 스토리지 노드들(150a, 150b)이 형성된 결과물 상에 실리콘 산화막을 증착하여 형성할 수 있다.
이어서, 핀들(105a, 105b), 제 1 소자분리용 절연막(125) 및 제 2 소자분리용 절연막(135)을 가로질러 신장하고, 스토리지 노드들(150a, 150b)을 덮는 예비 제어 게이트 전극들(155)을 형성한다. 예비 제어 게이트 전극들(155)은 핀들(105a, 105b)의 신장 방향을 따라서 서로 이격될 수 있다. 예를 들어, 예비 제어 게이트 전극층(미도시)을 스토리지 노드들(150a, 150b)이 형성된 결과물 상에 형성한다. 이어서, 제 3 하드 마스크 패턴(157)을 형성하고, 제 3 하드 마스크 패턴(157)을 식각 마스크로 하여 예비 제어 게이트 전극층을 식각하여 예비 제어 게이트 전극들(155)이 형성될 수 있다.
도 12를 참조하면, 예비 제어 게이트 전극들(155) 사이를 매립하고, 예비 제어 게이트 전극들(155) 상으로 돌출된 게이트간 절연막(160)을 형성한다. 예를 들어, 도 11의 결과물 전면에 게이트간 절연막층(미도시)을 형성한다. 이어서, 제 3 하드 마스크 패턴(도 11의 157)이 노출될 때까지 게이트간 절연막층을 평탄화하여 게이트간 절연막(160)이 형성될 수 있다. 이어서, 제 3 하드 마스크 패턴(157)이 제거될 수 있다. 예를 들어, 게이트간 절연막(160)은 실리콘 산화막을 포함할 수 있다.
도 13을 참조하면, 게이트간 절연막(160)의 양 측벽에 예비 제어 게이트 전극들(1555) 상으로 신장하는 제 2 절연막 스페이서(165)를 형성한다. 예를 들어, 도 12의 결과물 상에 제 2 절연막 스페이서층(미도시)을 형성하고, 제 2 절연막 스페이서층을 이방성 식각하여 제 2 절연막 스페이서(165)가 형성될 수 있다. 예를 들어, 제 2 절연막 스페이서(165)는 실리콘 질화막을 포함할 수 있다.
도 14를 참조하면, 제 2 절연막 스페이서(도 13의 165)를 식각 마스크로 하여, 예비 제어 게이트 전극들(155)을 식각하여 예비 제어 게이트 전극들(155) 내에 제 3 트렌치(미도시)를 형성한다. 이에 따라, 게이트간 절연막(165)의 측벽에 각각 배치된 한 쌍의 제어 게이트 전극들(155a, 155b)이 형성될 수 있다. 즉, 제 2 절연막 스페이서(165)는 제 3 트렌치 영역을 노출하고 제어 게이트 전극들(155a, 155b)의 폭을 한정한다. 제어 게이트 전극들(155a, 155b)은 게이트간 절연막(165)에 의해 지지된다. 따라서, 미세한 선폭을 갖는 제어 게이트 전극들(155a, 155b)의 무너짐이 방지될 수 있다.
본 발명의 기술 분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라, 제어 게이트 전극들(155a, 155b) 사이의 핀들(105a, 105b)의 표면 부근에 불순물 영역(도 4의 170 참조)을 형성할 수 있다. 예를 들어, 게이트간 절연막(160) 아래의 불순물 영역은 게이트간 절연막(160)을 형성하기 전에 되고, 제어 게이트 전극들(155a, 155b) 외측의 불순물 영역은 제어 게이트 전극들(155a, 155b) 형성 후 형 성될 수 있다.
이어서, 제어 게이트 전극들(155a, 155b)의 가장자리 부근의 측벽에 콘택 플러그들(미도시)을 형성할 수 있다. 콘택 플러그들은 도 1의 워드 라인들(WL1, WL2)의 가장자리 부근에 형성된 콘택 플러그들(175a, 175b)을 참조할 수 있다. 즉, 콘택 플러그들(175a, 175b)은 쌍을 이루어 지그재그로 형성될 수 있다.
한편, 도 14에 도시된 제어 게이트 전극들(155a) 및 핀들(105a, 10b)의 폭은 도 3 및 도 4에서 설명된 바를 참조할 수 있다. 즉, 한 쌍의 워드 라인(도 1의 WL3, WL4) 사이의 이격 간격에 대응하는 제어 게이트 전극(155a, 155b) 사이의 이격 간격(도 4의 W5)은 0.5F일 수 있다. 인접한 서로 다른 쌍의 인접한 워드 라인들, 예컨대 워드 라인들(도 1의 WL2, WL3)의 이격 간격(도 4의 2 x W6)은 1F일 수 있다. 따라서, 서로 다른 쌍의 워드 라인들(WL2, WL3)의 이격 간격(2 x W6)은 동일 쌍의 워드 라인 사이의 이격 간격(W5)의 두 배일 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따르면, 핀들의 높이를 조절함으로써 채널 영역들의 면적을 조절할 수 있다. 따라서, 핀들에 형성된 채널 영역을 이용하면 비휘발성 메모리 소자의 동작 전류, 즉 속도를 크게 할 수 있고, 그 결과 비휘발성 메모리 소자의 성능이 높아질 수 있다.
또한 본 발명에 따르면, 콘택 플러그들은 쌍을 이루어 지그재그 형태로 제어 게이트 전극들의 측벽에 형성될 수 있고, 이러한 지그재그 배치는 제어게이트 전극들, 즉 워드 라인의 집적도 향상에 기여할 수 있다.
또한, 본 발명에 따르면, 한 쌍의 핀들 및 한 쌍의 제어 게이트 전극들을 포함하는 단위셀은 2F x 2F, 즉 4F2의 면적을 가질 수 있다. 단위셀은 멀티-비트로 데이터를 처리할 수 있다. 단일 레벨 동작 방식의 경우, 단위셀은 2 x 2 비트, 즉 4 비트의 데이터를 처리할 수 있다. 나아가, 멀티 레벨 동작 방식의 경우, 단위셀은 2 x 2 x 2 비트, 즉 8 비트의 데이터를 처리할 수 있다. 이 경우, 단위 비트당 차지하는 단위셀(100)의 면적은 4 F2/ 8 비트, 즉 0.5 F2/비트가 되어 종래의 2 F2/비트에 비해서 1/4 배까지 감소할 수 있다.

Claims (16)

  1. 몸체 및 상기 몸체로부터 상향 돌출된 적어도 한 쌍의 핀들을 포함하는 반도체 기판;
    상기 반도체 기판의 한 쌍의 핀들 사이를 매립하도록 상기 몸체 상에 형성된 제 1 절연막;
    상기 제 1 절연막 및 상기 반도체 기판의 한 쌍의 핀들을 가로질러 신장하고, 상기 한 쌍의 핀들의 외측벽의 적어도 상부를 덮고, 상기 반도체 기판과 절연된 복수의 제어 게이트 전극들; 및
    상기 복수의 제어 게이트 전극들 및 상기 반도체 기판의 한 쌍의 핀들 사이에 각각 개재되고, 상기 반도체 기판과 절연된 복수의 스토리지 노드들을 포함하고,
    상기 복수의 제어 게이트 전극들은 순차로 2개씩 쌍을 이루고, 같은 쌍의 상기 제어 게이트 전극들은 제 1 이격 거리를 갖고, 인접한 서로 다른 쌍의 인접한 상기 제어 게이트 전극들은 상기 제 1 이격 거리보다 큰 제 2 이격 거리를 갖는 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 복수의 제어 게이트 전극의 가장자리 부근의 측벽에 각각 접촉된 복수의 콘택 플러그들을 더 포함하는 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모리 소자.
  3. 제 2 항에 있어서, 같은 쌍의 상기 제어 게이트 전극들에 접촉된 상기 콘택 플러그들은 상기 반도체 기판의 한 쌍의 핀들을 기준으로 서로 같은 방향에 배치되고, 인접한 서로 다른 쌍들의 인접한 상기 제어 게이트 전극들에 접촉된 상기 콘택 플러그들은 서로 반대 방향에 배치되는 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 제 2 이격 거리는 상기 제 1 이격 거리의 두 배인 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모리 소자.
  5. 제 4 항에 있어서, 상기 반도체 기판의 한 쌍의 핀들은 제 3 이격 거리를 갖고, 상기 제 3 이격 거리는 상기 제 2 이격 거리와 같은 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모리 소자.
  6. 제 1 항에 있어서, 상기 반도체 기판의 한 쌍의 핀들의 외측의 상기 몸체 상에 구비되고, 상기 한 쌍의 핀들의 외측의 적어도 상부를 노출하는 제 2 절연막을 더 포함하는 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모리 소자.
  7. 제 1 항에 있어서, 같은 쌍의 상기 제어 게이트 전극들 사이를 매립하는 제 3 절연막을 더 포함하는 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모 리 소자.
  8. 제 1 항에 있어서, 상기 스토리지 노드들은 폴리실리콘막, 실리콘 게르마늄막, 실리콘 또는 금속 도트, 나노 크리스탈 또는 실리콘 질화막을 포함하는 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모리 소자.
  9. 몸체 및 상기 몸체로부터 각각 상향 돌출되고 사이에 제 1 절연막이 매립된 한 쌍의 핀들을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 한 쌍의 핀들 외측의 상기 몸체 상에 상기 한 쌍의 핀들의 외측벽 상부를 노출하는 제 2 절연막을 형성하는 단계;
    노출된 상기 반도체 기판의 한 쌍의 핀들의 외측벽의 상부에 복수의 스토리지 노드들을 형성하는 단계;
    상기 제 1 절연막, 상기 제 2 절연막 및 상기 반도체 기판의 한 쌍의 핀들을 가로지르고 상기 스토리지 노드를 덮고 제 3 절연막에 의해 이격된 복수의 예비 제어 게이트 전극들을 형성하는 단계;
    상기 각각의 예비 제어 게이트 전극 내부에 상기 반도체 기판의 한 쌍의 핀들을 가로질러 신장하는 트렌치를 형성하여, 상기 제 3 절연막 양 측벽에 형성된 복수의 쌍의 제어 게이트 전극들을 형성하는 단계들을 포함하고,
    같은 쌍의 상기 제어 게이트 전극들은 제 1 이격 거리를 갖고, 인접한 서로 다른 쌍의 인접한 상기 제어 게이트 전극들은 상기 제 1 이격 거리보다 큰 제 2 이 격 거리를 갖는 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모리 소자의 제조 방법.
  10. 제 9 항에 있어서, 상기 복수의 제어 게이트 전극들의 가장자리 부근의 측벽에 각각 접촉된 복수의 콘택 플러그들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서, 같은 쌍의 상기 제어 게이트 전극들에 접촉된 상기 콘택 플러그들은 상기 반도체 기판의 한 쌍의 핀들을 기준으로 서로 같은 방향에 배치되고, 인접한 서로 다른 쌍의 상기 제어 게이트 전극들에 접촉된 상기 콘택 플러그들은 서로 반대 방향에 배치되는 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모리 소자의 제조 방법.
  12. 제 9 항에 있어서, 상기 제 2 이격 거리는 상기 제 1 이격 거리의 두 배인 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서, 상기 반도체 기판의 한 쌍의 핀들은 제 3 이격 거리를 갖고, 상기 제 3 이격 거리는 상기 제 2 이격 거리와 같은 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모리 소자의 제조 방법.
  14. 제 9 항에 있어서, 상기 스토리지 노드들은 폴리실리콘막, 실리콘 게르마늄막, 실리콘 또는 금속 도트, 나노 크리스탈 또는 실리콘 질화막을 포함하는 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모리 소자의 제조 방법.
  15. 제 9 항에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 제 3 절연막의 양 측벽에 상기 복수의 예비 게이트 전극들 상으로 신장하여 상기 트렌치 영역을 노출하는 스페이서 절연막을 형성하는 단계; 및
    상기 스페이서 절연막을 식각 마스크로 하여 상기 예비 게이트 전극들을 식각하는 단계를 포함하는 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모리 소자의 제조 방법.
  16. 제 15 항에 있어서, 상기 스페이서 절연막은 실리콘 질화막을 포함하고, 상기 제 3 절연막은 실리콘 산화막을 포함하는 것을 특징으로 하는 낸드 구조의 멀티-비트 비휘발성 메모리 소자의 제조 방법.
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