KR100886643B1 - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 고집적화에 따른 게이트의 면적 감소에 대응하여 유효 채널 폭을 증대시켜 동작 전류를 확보할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 내에 형성된 소자 분리막에 의해 정의되고, 채널 폭 방향으로 그 내부에 오목부를 가지며, 상기 오목부의 양측벽이 상기 소자 분리막 상부로 돌출된 활성영역과, 상기 오목부의 단차면을 따라 형성된 하부 절연막과, 상기 하부 절연막 상에 형성된 전하 저장층과, 상기 전하 저장층 상에 형성된 상부 절연막과, 상기 상부 절연막 상에 형성된 게이트 전극을 포함하는 비휘발성 메모리 소자를 제공한다.
비휘발성 메모리 소자, 플래시 메모리 소자, 부유 포획, 부유 게이트

Description

비휘발성 메모리 소자 및 그 제조방법{A NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 제조기술에 관한 것으로, 특히 데이터(data)를 저장하는 다면 채널을 갖는 비휘발성 메모리 소자의 단위 셀 및 그 제조방법에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 휘발성 메모리 소자에 비해 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 동작을 수행하지 않아 저전력화를 구현할 수 있는 비휘발성 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 비휘발성 메모리 소자의 고집적화 기술에 대한 연구가 활발히 진행되고 있다.
비휘발성 메모리 소자 중 요즘 수요가 급증하고 있는 플래시 메모리 소자의 각 메모리 셀은 수평 채널-동일 평면상에 수평 방향으로 형성된 채널-을 갖는 게이트를 구비한다. 게이트가 수평 채널을 갖는 구조인 경우 제조 공정상의 편의성은 확보할 수 있으나, 소자의 선폭(design rule) 감소에 능동적으로 대응할 수 없다는 단점이 있다.
예를 들면, 플래시 메모리 소자에 있어서, 낸드(NAND) 플래시 메모리 소자는 복수 개의 메모리 셀이 서로 직렬 연결되어 단위 스트링(string)을 구성하기 때문에 어느 정도의 고집적화에는 장점을 보일 수 있으나, 40nm급 이하의 기술에서는 메모리 셀 간 간섭(interference) 및 교란(disturbance)-프로그램 동작시 이웃하는 셀의 문턱전압이 변동되는 현상-에 의해 그 이하로 고집적화하는데 많은 어려움이 있다.
고집적화를 구현하면서 메모리 셀 간 간섭 및 교란을 최소화시키기 위해서는 메모리 셀 게이트의 최종 선폭(Final Inspection Critical Dimension, FICD)을 가능한 작게 축소시켜야만 한다. 하지만, 게이트 선폭을 축소시키는 경우 단 채널 효과와 드레인으로 유기된 장벽의 감소(Drain Induced Barrier Lower, DIBL) 효과 등이 발생된다. 또한, 채널 폭 감소에 따라 동작 전류가 감소하여 프로그램 및 소거 동작시 동작속도가 저하되고, 커플링 비(coupling ratio)-예컨대, 플래시 메모리 소자에서, 단위 메모리 셀의 전체 정전용량에 대한 유전체막의 정전용량 비-가 감 소하게 된다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 고집적화에 따른 게이트의 면적 감소에 대응하여 유효 채널 폭을 증대시켜 동작 전류를 확보할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 내에 형성된 소자 분리막에 의해 정의되고, 채널 폭 방향으로 그 내부에 오목부를 가지며, 상기 오목부의 양측벽이 상기 소자 분리막 상부로 돌출된 활성영역과, 상기 오목부의 단차면을 따라 형성된 하부 절연막과, 상기 하부 절연막 상에 형성된 전하 저장층과, 상기 전하 저장층 상에 형성된 상부 절연막과, 상기 상부 절연막 상에 형성된 게이트 전극을 포함하는 비휘발성 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 내에 형성된 소자 분리막에 의해 정의되고, 채널 폭 방향으로 그 내부에 오목부를 가지며, 상기 오목부의 양측벽이 상기 소자 분리막 상부로 돌출된 활성영역과, 상기 오목부의 단차면을 따라 형성된 터널링 절연막과, 상기 터널링 절연막 상에 형성된 부유 게이트와, 상기 부유 게이트 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 제어 게이트를 포함하는 비휘발성 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판 내에 활성영역을 정의하는 소자 분리막을 형성하는 단계와, 상기 활성영역 내에 오목부를 형성하는 단계와, 상기 소자 분리막을 일부 두께 리세스하여 상기 오목부의 양측벽을 돌출시키는 단계와, 상기 오목부의 단차면을 따라 하부 절연막을 형성하는 단계와, 상기 하부 절연막 상에 전하 저장층을 형성하는 단계와, 상기 전하 저장층 상에 상부 절연막을 형성하는 단계와, 상기 상부 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판 내에 활성영역을 정의하는 소자 분리막을 형성하는 단계와, 상기 활성영역 내에 오목부를 형성하는 단계와, 상기 소자 분리막을 일부 두께 리세스하여 상기 오목부의 양측벽을 돌출시키는 단계와, 상기 오목부의 단차면을 따라 터널링 절연막을 형성하는 단계와, 상기 터널링 절연막 상에 부유 게이트를 형성하는 단계와, 상기 부유 게이트 상에 유전체막을 형성하는 단계와, 상기 유전체막 상에 제어 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 활성영역 내에 오목부를 형성하고, 오목부의 양측벽을 돌출시켜 채널 길이와 폭을 증대시킴으로써 고집적화에 따른 게이트의 면적 감소에 대응하여 유효 채널 폭을 증대시켜 동작 전류를 확보할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위하여 일례로 부유 포획(floating trap)형 메모리 소자-게이트 전극과 기판 사이에 형성된 절연성 전하 저장층 내에 전하를 포획하여 저장하는 소자-를 도시한 사시도이고, 도 2의 (a)는 도 1에 도시된 Ⅰ-Ⅰ' 절취선을 따라 도시한 단면도이고, 도 2의 (b)는 도 1에 도시된 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다. 여기서는 설명의 편의를 위해 채널 폭을 결정하는 메모리 셀의 게이트 전극을 중심으로 설명하기로 한다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 채널 폭 방향(X축 방향)으로 오목부(凹)를 갖는 활성영역(active region, 100B)을 포함한다. 이때, 본 실시예에서는 오목부가 'U'자형 형태로 1개만 도시되어 있으 나, 이는 설명의 편의를 위한 것으로, 'W'자형과 같이 오목부가 2개 형성될 수 있다. 이와 같이 오목부의 개수는 제한되지 않으며, 활성영역(100B)의 선폭에 따라 제조 공정-노광공정을 포함하는 마스크(mask) 공정-을 고려하여 적절히 선택될 수 있다.
활성영역(100B)은 반도체 기판(100) 내에 형성된 소자 분리막(102C)에 의해 채널 길이 방향(Z축 방향)으로 신장된 라인 형태(line type) 또는 섬(island type) 형태로 정의된다. 여기서, 활성영역(100B)이 라인 형태로 정의되는 경우에는 비휘발성 메모리 소자 중 메모리 셀이 서로 직렬 연결된 낸드(NAND type) 플래시 메모리 소자에 해당하고, 섬 형태로 정의되는 경우에는 노아(NOR type) 플래시 메모리 소자에 해당한다. 이때, 소자 분리막(102C)은 상부가 오목부의 저부 높이-그 이하 또는 이상이 될 수 있으며, 목표로 하는 채널 면적에 따라 달라질 수 있음-까지 후퇴(recess) 즉, 일부 두께 리세스 된다. 이에 따라, 오목부의 양측벽-채널 폭 방향으로 형성된 2개의 측벽-은 소자 분리막(102C)에 의해 상부로 돌출되어 노출되게 된다. 결국, 오목부의 내측벽, 저부면 및 외측벽은 모두 채널 영역으로 기능하게 되어 다면 채널을 형성하게 된다.
활성영역(100B)은 반도체 기판(100)과 일체형 또는 반도체 기판(100) 상에 형성된 별도의 반도체층(미도시)과 일체형으로 형성될 수 있다. 이때, 반도체 기판(100) 또는 반도체층은 실리콘층(Si) 또는 실리콘과 게르마늄이 혼합된 층(SiGe)일 수 있다. 또한, 벌크(bulk) 기판 또는 SOI(Silicon On Insulator) 기판일 수도 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 활성영역(100B)을 채널 폭 방향으로 직교하도록 순차적으로 적층된 하부 절연막(108A), 전하 저장층(109A) 및 상부 절연막(110A)을 포함한다. 이때, 하부 절연막(108A), 전하 저장층(109A) 및 상부 절연막(110A)은 활성영역(100B)의 오목부에 의해 형성된 단차면을 따라 형성된다.
하부 절연막(108A)과 상부 절연막(110A)은 산화막, 예컨대 실리콘산화막(SiO2)으로 이루어지거나, 실리콘산화막보다 높은 유전상수를 갖는 고유전막(유전상수가 3.9 이상), 예컨대 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 알루미늄산화막(Al2O3)과 같은 금속 산화물 중 선택된 어느 하나의 금속 산화물로 이루어질 수 있다.
전하 저장층(109A)은 질화막, 예컨대 실리콘질화막(Si3N4)으로 이루어지거나, 전하 저장 능력이 있는 유전막, 예컨대, 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 알루미늄산화막(Al2O3), 탄탈륨산화막(Ta2O3), 란탈륨산화막(La2O3)과 같은 금속 산화물 또는 하프늄실리콘산화막(HfSiOx), 지르코늄실리콘산화막(ZrSix) 및 란탈실리콘산화막(LaSiOx)과 같은 실리케이트막 중 선택된 어느 하나의 막으로 이루어질 수 있다. 여기서, 'x'는 정수이다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 상부 절연막(110A) 상에 형성된 게이트 전극(111B)을 포함한다. 이때, 게이트 전극(111B)은 불순물이 도핑된 도프트(doped) 다결정실리콘막으로 이루어지거나, 전이 금속, 희토류 금속 중 선택된 어느 하나의 금속 또는 이들의 합금막으로 이루어질 수 있다. 또한, 게이트 전극(110B) 상에는 비저항을 낮추기 위해 금속 질화물, 금속 실리사이드층 또는 이들이 적층된 적층막이 형성될 수도 있다. 예컨대, 금속 질화물로는 티타늄질화막(TiN), 탄탈늄질화막(TaN), 텅스텐질화막(WN)으로 사용하고, 금속 실리사이드층으로는 티타늄실리사이드층(TiSi2), 텅스텐실리사이드층(Wsix)(여기서, x는 정수) 등을 사용한다.
이하, 도 1에 도시된 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법에 대해 설명하기로 한다.
도 3a 내지 도 3n은 도 1에 도시된 비휘발성 메모리 소자의 제조방법을 도시한 공정 사시도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(100) 상에 하드 마스크(hard mask, 101)를 증착한다. 이때, 하드 마스크(101)는 증착 공정시 반도체 기판(100)으로 가해지는 응력(stress)을 최소화하기 위해 저압화학기상증착(Low Pressure Chemical Vapor Deposition, 이하 LPCVD라 함) 공정으로 증착한다. 또한, 하드 마스크(101)는 반도체 기판(100)과의 식각 선택비를 갖는 질화막, 예컨대 실리콘질화막으로 형성한다.
한편, 하드 마스크(101)를 형성하기 전, 반도체 기판(100)을 보호하기 위해 완충막(미도시)을 반도체 기판(100) 상에 형성할 수도 있다. 이때, 상기 완충막은 하드 마스크(101)와 높은 식각 선택비를 갖는 물질로 형성하며, 예컨대, 하드 마스크(101)가 실리콘질화막으로 형성된 경우 실리콘산화막으로 형성한다. 또한, 상기 완충막은 건식산화, 습식산화 또는 라디컬 이온(radical ion)을 이용한 산화공정으로 형성한다.
이어서, 하드 마스크(101)와 반도체 기판(100)을 일부 식각하여 트렌치(trench, 미도시)를 형성한다. 이로써, 반도체 기판(100) 내에 라인 형태로 활성영역(100A)이 정의된다.
이어서, 상기 트렌치가 매립되도록 반도체 기판(100) 상에 소자 분리막용 절연막(102)을 증착한다. 이때, 소자 분리막용 절연막(102)은 단층으로 형성하거나, 종횡비를 고려하여 적층 구조로 형성할 수 있다. 예컨대, 단층으로 형성하는 경우에는 높은 종횡비에 대해 매립 특성이 우수한 HDP(High Density Plasma)막으로 형성하는 것이 바람직하며, 그 외에도 절연성을 갖는 산화막 계열의 물질은 모두 사용가능하다. 적층 구조로 형성하는 경우에는 HDP막-SOG(Spin On Glass)막-HDP막의 적층 구조로 형성하는 것이 바람직하다. 여기서, SOG막으로는 PSZ(polisilazane)막을 사용할 수 있다. 또한, 절연성을 갖는 산화막 계열의 물질로는 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), BSG(Borosilicate Glass) 또는 이들의 적층막으로 형성할 수도 있다.
이어서, 도 3b에 도시된 바와 같이, 소자 분리막용 절연막(102)을 평탄화하하여 상부면이 하드 마스크(101)의 상부면에 정렬된 소자 분리막(102A)을 형성한 다. 이때, 평탄화공정은 화학적기계적연마(Chemical Mechanical Polishing, 이하 CMP라 함) 또는 전면 식각공정, 예컨대 에치백(etch back) 공정으로 실시할 수 있다.
이어서, 도 3c에 도시된 바와 같이, 하드 마스크(101, 도 3b참조)를 제거하여 활성영역(100A)을 노출시킨다. 이때, 하드 마스크(101) 제거공정은 인산(H3PO4) 용액을 사용할 수 있다.
이어서, 도 3d에 도시된 바와 같이, 반도체 기판(100)의 상의 단차면을 따라 스페이서용 절연막(103)을 증착한다. 이때, 스페이서용 절연막(103)은 소자 분리막(102A)과 높은 식각 선택비를 갖는 질화막, 예컨대 실리콘질화막으로 증착할 수 있다. 이외에도, 스페이서용 절연막(103)은 산화막, 예컨대 실리콘산화막으로 형성할 수도 있다. 이 경우, 후속 전면 식각공정, 예컨대 건식식각공정시 식각 시간(etch time)을 조절하여 소자 분리막(102A)의 내측벽에 스페이서가 형성되도록 할 수도 있다.
이어서, 도 3e에 도시된 바와 같이, 전면 식각공정, 예컨대 플라즈마 식각 장비를 이용한 에치백 공정을 실시하여 스페이서용 절연막(103, 도 3d참조)을 식각한다. 이로써, 소자 분리막(102A)의 내측벽-활성영역(100A) 상부-에 스페이서(103A)를 형성한다.
이어서, 도 3f에 도시된 바와 같이, 스페이서(103A)를 식각 장벽층으로 이용한 식각공정, 예컨대 건식식각공정을 실시하여 활성영역(100B)을 일정 깊이로 식각 한다. 이로써, 활성영역(100B) 내부에는 일정 깊이를 갖는 'U'자 또는 'W'자형 오목부(104)가 형성된다.
이어서, 도 3g에 도시된 바와 같이, 스페이서(103A, 도 3F참조)를 제거한다. 이때, 스페이서(103A) 제거공정은 스페이서(103A)가 질화막으로 이루어진 경우 인산(H3PO4) 용액을 사용하고, 산화막으로 이루어진 경우 DHF(Diluted HF), BHF(Buffered HF) 또는 BOE(Buffered Oxide Etchant) 용액을 사용할 수도 있다. 인산을 사용하는 경우 실리콘층으로 이루어진 활성영역(100B)에 많은 손상을 입힐 수 있기 때문에 DHF, BHF 또는 BOE 용액과 같이 활성영역(100B)의 손상을 최소화할 수 있는 세정용액을 사용하는 것이 바람직하며, 이를 위해 스페이서(103A)를 산화막으로 형성하는 것이 바람직하다.
이어서, 도 3h에 도시된 바와 같이, 오목부(104, 도 3g)가 완전히 매립되도록 반도체 기판(100) 상에 절연막(105)을 증착한다. 이때, 절연막(105)은 HDP, SOG, BPSG, PSG, USG, BSG, TEOS 단층 또는 이들이 적층된 적층막으로 형성할 수 있다.
이어서, 도 3i에 도시된 바와 같이, 절연막(105)을 평탄화한다. 이때, 평탄화공정은 CMP 공정 또는 전면 식각공정, 예컨대 에치백 공정으로 실시할 수도 있다. 또한, 평탄화공정은 절연막(105)이 활성영역(100B) 상부에 일정 두께로 잔류되도록 실시하거나, 그 상부가 활성영역(100B)의 양측벽(돌출부)에 정렬되도록 실시한다.
이어서, 도 3j에 도시된 바와 같이, 마스크 공정(감광막 도포, 노광 및 현상공정 포함)을 실시하여 게이트 전극(111B, 도 1참조)이 형성될 영역이 개방된 감광막 패턴(106)을 형성한다.
이어서, 감광막 패턴(106)을 식각 마스크로 이용한 식각공정을 실시하여 소자 분리막(102B)과 오목부(104, 도 3g참조) 내부에 매립된 절연막(105B)을 식각한다. 이로써, 게이트 전극(111B)이 형성될 영역(107)에서 활성영역(100B)의 오목부(104)가 노출된다.
이어서, 도 3k에 도시된 바와 같이, 감광막 패턴(106)을 제거한다. 이때, 감광막 패턴(106) 제거공정은 플라즈마 식각장비 내에서 O2 플라즈마를 이용하여 제거할 수도 있다.
이어서, 도 3l에 도시된 바와 같이, 반도체 기판(100) 상의 단차면을 따라 순차적으로 하부 절연막(108), 전하 저장층(109) 및 상부 절연막(110)을 순차적으로 증착한다.
이때, 하부 절연막(108)과 상부 절연막(110)은 산화막, 예컨대 실리콘산화막(SiO2)으로 이루어지거나, 실리콘산화막보다 높은 유전상수를 갖는 고유전막(유전상수가 3.9 이상), 예컨대 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 알루미늄산화막(Al2O3)과 같은 금속 산화물 중 선택된 어느 하나의 금속 산화물로 이루어질 수 있다. 또한, 하부 절연막(108)과 상부 절연막(110)은 각각 10~100Å 정도의 두께로 증착할 수 있다.
전하 저장층(109)은 질화막, 예컨대 실리콘질화막(Si3N4)으로 이루어지거나, 전하 저장 능력이 있는 유전막, 예컨대, 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 알루미늄산화막(Al2O3), 탄탈륨산화막(Ta2O3), 란탈륨산화막(La2O3)과 같은 금속 산화물 또는 하프늄실리콘산화막(HfSiOx), 지르코늄실리콘산화막(ZrSix) 및 란탈실리콘산화막(LaSiOx)과 같은 실리케이트막 중 선택된 어느 하나의 막으로 이루어질 수 있다. 여기서, 'x'는 정수이다. 또한, 전하 저장층(109)은 화학기상증착(Chemical Vapor Deposition, CVD) 또는 원자층증착(Atomic Layer Deposition, ALD) 공정을 이용하여 20~500Å의 두께로 증착할 수 있다.
이어서, 상부 절연막(110) 상에 게이트 전극용 도전막(111)을 증착한다. 이때, 게이트 전극용 도전막(111)은 불순물이 도핑된 도프트(doped) 다결정실리콘막으로 이루어지거나, 전이 금속, 희토류 금속 중 선택된 어느 하나의 금속 또는 이들의 합금막으로 이루어질 수 있다. 예컨대, 도프트 다결절실리콘막은 LPCVD 방식으로 증착하고, 이때 소스 가스로는 실란(SiH4) 가스를 사용하며, 도핑 가스로는 포스핀(PH3), 3염화붕소(BCl3) 또는 지보란(B2H6) 가스를 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
이어서, 게이트 전극용 도전막(111) 상에 비저항을 낮추기 위해 금속 질화물, 금속 실리사이드층 또는 이들이 적층된 적층막이 형성할 수도 있다. 예컨대, 금속 질화물로는 티타늄질화막(TiN), 탄탈늄질화막(TaN), 텅스텐질화막(WN)으로 사용하고, 금속 실리사이드층으로는 티타늄실리사이드층(TiSi2), 텅스텐실리사이드층(Wsix)(여기서, x는 정수) 등을 사용한다.
이어서, 도 3m에 도시된 바와 같이, 게이트 전극용 도전막(111A)을 평탄화한다. 이때, 평탄화 공정은 CMP 공정 또는 에치백 공정을 사용할 수 있다.
이어서, 도 3n에 도시된 바와 같이, 마스크 공정-감광막 도포, 노광 및 현상공정 포함)을 실시하여 게이트 전극(111B, 도 1참조)이 형성될 영역이 닫힌 감광막 패턴(112)을 형성한다.
이어서, 감광막 패턴(112)을 식각 마스크로 이용한 식각공정을 실시하여 게이트 전극(111B)을 형성한다. 이때, 하부 절연막(108A), 전하 저장층(109A) 및 상부 절연막(110A) 또한 식각된다.
이어서, 감광막 패턴(112)을 제거한다.
지금까지, 본 발명의 실시예에는 부유 포획형 메모리 소자 중 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자를 일례로 들어 설명되었으나, 이는 일례로서, 본 발명은 MNOS(Metal-Nitride-Oxide-Semiconductor) 소자, MAOS(Metal-Alumina-Oxide-Semiconductor) 소자, MAS(Metal-Alumina-Semiconductor) 소자에도 적용할 수 있다. 이외에도, 플래시 메모리 소자를 포함하 는 전하 포획(charge-trapping) 소자, 예컨대 부유 게이트라 지칭하는 고립된 전도체에 전하가 저장되는 전계 효과 소자인 부유 게이트형 메모리 소자에도 적용할 수 있다.
예컨대, 부유 게이트형 메모리 소자의 경우, 도 3l에서, 하부 절연막(108), 전하 저장층(109) 및 상부 절연막(110) 대신에 반도체 기판(100) 상의 단차면을 따라 터널링 절연막, 부유 게이트 및 유전체막을 순차적으로 형성하여 구현할 수 있다. 이때, 게이트 전극(111B)은 제어 게이트로 기능한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 도시한 사시도.
도 2는 도 1에 도시된 절취선(Ⅰ-Ⅰ', Ⅱ-Ⅱ')을 따라 도시한 단면도.
도 3a 내지 도 3n은 도 1에 도시된 비휘발성 메모리 소자의 제조방법을 도시한 공정 사시도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 100A, 100B : 활성영역
101 : 하드 마스크 102 : 소자 분리막용 절연막
102A : 소자 분리막 103 : 스페이서용 절연막
103A : 스페이서 104 : 오목부
105, 105A : 절연막 106, 112 : 감광막 패턴
108, 108A : 하부 절연막 109, 109A : 전하 저장층
110, 110A : 상부 절연막 111, 111A : 게이트 전극용 도전막
111B : 게이트 전극

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  9. 기판 내에 활성영역을 정의하는 소자 분리막을 형성하는 단계;
    상기 활성영역 내에 오목부를 형성하는 단계;
    상기 소자 분리막을 일부 두께 리세스하여 상기 오목부의 양측벽을 돌출시키는 단계;
    상기 오목부의 단차면을 따라 하부 절연막을 형성하는 단계;
    상기 하부 절연막 상에 전하 저장층을 형성하는 단계;
    상기 전하 저장층 상에 상부 절연막을 형성하는 단계; 및
    상기 상부 절연막 상에 게이트 전극을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  10. 기판 내에 활성영역을 정의하는 소자 분리막을 형성하는 단계;
    상기 활성영역 내에 오목부를 형성하는 단계;
    상기 소자 분리막을 일부 두께 리세스하여 상기 오목부의 양측벽을 돌출시키는 단계;
    상기 오목부의 단차면을 따라 터널링 절연막을 형성하는 단계;
    상기 터널링 절연막 상에 부유 게이트를 형성하는 단계;
    상기 부유 게이트 상에 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 제어 게이트를 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 소자 분리막을 형성하는 단계,
    상기 기판 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크와 상기 기판을 일부 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치가 매립되도록 상기 소자 분리막을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 오목부를 형성하는 단계는,
    상기 하드 마스크를 제거하는 단계;
    상기 활성영역 상의 상기 소자 분리막 내측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 식각 장벽층으로 이용하여 상기 활성영역을 식각하는 단계; 및
    상기 스페이서를 제거하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 스페이서는 질화막 또는 산화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  14. 제 9 항 또는 제 10 항에 있어서,
    상기 오목부의 양측벽을 돌출시키는 단계 전,
    상기 오목부가 매립되도록 절연막을 증착하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 오목부의 양측벽을 돌출시키는 단계는 상기 소자 분리막을 일부 두께 리세스하여 상기 오목부의 외측벽을 노출시키는 동시에 상기 절연막을 일부 두께 리세스하여 상기 오목부의 내측벽을 노출시키는 비휘발성 메모리 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 절연막은 상기 소자 분리막을 형성하기 위한 소자 분리막용 절연막과 동일 물질로 형성하는 비휘발성 메모리 소자의 제조방법.
  17. 제 9 항 또는 제 10 항에 있어서,
    상기 활성영역은 라인 형태 또는 섬 형태로 형성하는 비휘발성 메모리 소자의 제조방법.
  18. 삭제
  19. 제 9 항에 있어서,
    상기 하부 절연막과 상기 상부 절연막은 실리콘산화막, 상기 실리콘산화막보다 높은 유전상수를 갖는 고유전막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  20. 제 9 항에 있어서,
    상기 전하 저장층은 질화막 또는 금속 산화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  21. 제 9 항에 있어서,
    상기 전하 저장층은 실리케이트막으로 형성하는 비휘발성 메모리 소자의 제조방법.
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