JP2009016784A - 不揮発性メモリ素子及びその製造方法 - Google Patents
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Abstract
【課題】高集積化に伴うゲート面積の減少に対応して有効チャネル幅を増大させて、動作電流を確保することができる不揮発性メモリ素子及びその製造方法を提供すること。
【解決手段】基板(100)内に形成された素子分離膜(102C)によって画定され、チャネル幅方向(X軸方向)に段差を有する凹部を内部に有し、凹部の両側壁が素子分離膜(102C)の上に突出した活性領域(100B)と、凹部の段差面に沿って形成された下部絶縁膜(108A)と、下部絶縁膜(108A)上に形成された電荷保存層(109A)と、電荷保存層(109A)上に形成された上部絶縁膜(110A)と、上部絶縁膜(110A)上に形成されたゲート電極(111B)とを備える。
【選択図】図1
【解決手段】基板(100)内に形成された素子分離膜(102C)によって画定され、チャネル幅方向(X軸方向)に段差を有する凹部を内部に有し、凹部の両側壁が素子分離膜(102C)の上に突出した活性領域(100B)と、凹部の段差面に沿って形成された下部絶縁膜(108A)と、下部絶縁膜(108A)上に形成された電荷保存層(109A)と、電荷保存層(109A)上に形成された上部絶縁膜(110A)と、上部絶縁膜(110A)上に形成されたゲート電極(111B)とを備える。
【選択図】図1
Description
本発明は、半導体素子及びその製造方法に関し、特に、データを格納する多面チャネルを有する不揮発性メモリ素子の単位セル及びその製造方法に関する。
近年は、電気的にプログラミング(書込)と消去が可能であり、且つ、揮発性メモリ素子のように一定周期でデータを再作成するリフレッシュ動作を行わないため、低電力化の実現が可能な不揮発性メモリ素子の需要が増加している。そして、多くのデータを格納することができる大容量メモリ素子を開発するために、不揮発性メモリ素子の高集積化技術に関する研究が活発に行われている。
不揮発性メモリ素子のうち、最近、その需要が急増しているフラッシュメモリ素子の各メモリセルは、水平チャネル(1つの平面上に、その平面に沿って水平方向に形成されたチャネル)を有するゲートを備える。ゲートが水平チャネル構造の場合、製造工程上の便宜性は確保することができるが、素子の線幅(design rule)減少に能動的に対応することはできないという短所がある。
例えば、フラッシュメモリ素子において、NANDフラッシュメモリ素子は、複数のメモリセルが互いに直列接続されて単位列を構成するため、ある程度の高集積化には優れているが、40nm級以下の技術では、メモリセル間の干渉及び攪乱(プログラム動作時、隣接するセルのしきい値電圧が変わる現象)によってそれ以下に高集積化するのは難しい。
高集積化を実現し、かつ、メモリセル間の干渉及び攪乱を最小化するためには、メモリセルゲートの最終線幅(Final Inspection Critical Dimension、FICD)をできる限り小さく縮小しなければならない。しかし、ゲート線幅を縮小する場合、短チャネル効果及びドレイン誘導障壁低下(DIBL)効果などが発生する。また、チャネル幅の減少に伴って動作電流が減少して、プログラム及び消去動作時、動作速度が低下し、カップリング比(例えば、フラッシュメモリ素子において、単位メモリセル全体の静電容量に対する誘電体膜の静電容量の比)が減少する。
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、高集積化に伴うゲート面積の減少に対応して有効チャネル幅を増大させることによって、動作電流を確保することができる不揮発性メモリ素子及びその製造方法を提供することにある。
上記目的を達成するために本発明は、基板内に形成された素子分離膜によって画定され、チャネル幅方向に段差を有する凹部を内部に有し、該凹部の両側壁が前記素子分離膜の上に突出した活性領域と、前記凹部の段差面に沿って形成された下部絶縁膜と、該下部絶縁膜上に形成された電荷保存層と、該電荷保存層上に形成された上部絶縁膜と、該上部絶縁膜上に形成されたゲート電極とを備える不揮発性メモリ素子を提供する。
また、本発明は、基板内に形成された素子分離膜によって画定され、チャネル幅方向に段差を有する凹部を内部に有し、該凹部の両側壁が該素子分離膜の上に突出した活性領域と、前記凹部の段差面に沿って形成されたトンネル絶縁膜と、該トンネル絶縁膜上に形成された浮遊ゲートと、該浮遊ゲート上に形成された誘電体膜と、該誘電体膜上に形成された制御ゲートとを備える不揮発性メモリ素子を提供する。
また、本発明は、基板内に活性領域を画定する素子分離膜を形成するステップと、前記活性領域内に凹部を形成するステップと、前記素子分離膜をリセスして前記凹部の両側壁を前記素子分離膜から突出させるステップと、前記凹部の段差面に沿って下部絶縁膜を形成するステップと、該下部絶縁膜上に電荷保存層を形成するステップと、該電荷保存層上に上部絶縁膜を形成するステップと、該上部絶縁膜上にゲート電極を形成するステップとを含む不揮発性メモリ素子の製造方法を提供する。
また、本発明は、基板内に活性領域を画定する素子分離膜を形成するステップと、前記活性領域内に凹部を形成するステップと、前記素子分離膜をリセスして前記凹部の両側壁を前記素子分離膜から突出させるステップと、当該凹部の段差面に沿ってトンネル絶縁膜を形成するステップと、前記トンネル絶縁膜上に浮遊ゲートを形成するステップと、前記浮遊ゲート上に誘電体膜を形成するステップと、前記誘電体膜上に制御ゲートを形成するステップとを含む不揮発性メモリ素子の製造方法を提供する。
本発明によれば、活性領域内に凹部を形成し、凹部の両側壁を突出させてチャネルの長さと幅を増大させることによって、高集積化に伴うゲート面積の減少に対応して有効チャネル幅を増大させ、動作電流を確保することができる。
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。図に示す層及び領域の厚さと間隔は、説明の便宜と明確な定義のために誇張されたものである。ある層が他の層及び基板の「上」又は「上部」にあると言及される場合、それは、その層が、他の層及び基板の上に直接形成され得るか、又は、それらの間に第三の層が介在し得ることを意味する。また、本明細書全体にわたって、同じ符号で表された部分は同じ構成要素を示し、各符号に英字を含む場合、同じ層がエッチング又は研磨によって一部変形されたものであることを表す。
図1は、本発明の実施形態に係る不揮発性メモリ素子を説明するために、一例として、浮遊トラップ型メモリ素子(ゲート電極と基板との間に形成された絶縁性の電荷保存層内に電荷を捕獲して保存する素子)を示す斜視図であり、図2Aは、図1に示したI−I’に沿って切断した場合の断面図であり、図2Bは、図1に示したII−II’に沿って切断した場合の断面図である。ここでは、説明の便宜上、チャネル幅を決定するメモリセルのゲート電極を中心に説明する。
図1と図2に示すように、本発明の実施形態に係る不揮発性メモリ素子は、チャネル幅方向(X軸方向)に凹部を有する活性領域100Bを備える。このとき、本実施形態では凹部が「U」字状に1つだけ示されているが、これは説明の便宜のためであって、「W」字状に凹部を2つ形成することも可能である。このように、凹部の数は限定されず、活性領域100Bの線幅によって、製造工程(露光処理を含むマスク処理)を考慮して適切に選択できる。
活性領域100Bは、半導体基板100内に形成された素子分離膜102Cによってチャネル長方向(Z軸方向)に延びる線状(所定幅を有する。以下同じ)又は島状に画定される。ここで、活性領域100Bが線状に画定される場合は、不揮発性メモリ素子のうち、メモリセルが互いに直列接続したNAND型フラッシュメモリ素子に相当し、島状に画定される場合は、NOR型フラッシュメモリ素子に相当する。このとき、素子分離膜102Cの上面は、凹部の略底部までの高さ(凹部の底部以下又はそれ以上の位置になり得、目標とするチャネル面積によって変わり得る)になる。これにより、凹部の両側壁(チャネル幅方向に形成された2つの側壁)は、素子分離膜102Cの上面から上に突出した状態で露出する。その結果、凹部の内側壁、底部、外側壁は、全てチャネル領域として機能し、多面チャネルを形成する。
活性領域100Bは、半導体基板100との一体型、又は半導体基板100上に形成された別途の半導体層(図示せず)との一体型として形成できる。このとき、半導体基板100又は半導体層は、シリコン層(Si)、又はシリコンとゲルマニウムとを混合した層(SiGe)であり得、また、バルク基板又はSOI(Silicon On Insulator)基板でもあり得る。
また、本発明の実施形態に係る不揮発性メモリ素子は、活性領域100Bにチャネル幅方向と直交するように順に積層された下部絶縁膜108Aと電荷保存層109Aと上部絶縁膜110Aとを備える。このとき、下部絶縁膜108Aと電荷保存層109Aと上部絶縁膜110Aは、活性領域100Bの凹部によって形成された段差面に沿って形成される。
下部絶縁膜108A及び上部絶縁膜110Aは酸化膜、例えば、シリコン酸化膜(SiO2)からなるか、又は、シリコン酸化膜よりも高い比誘電率を有する高誘電膜(比誘電率が3.9以上)、例えば、ハフニウム酸化膜(HfO2)、ジルコニウム酸化膜(ZrO2)、及びアルミニウム酸化膜(Al2O3)といった金属酸化膜の群の中から選ばれたいずれか1つの金属酸化膜からなり得る。
電荷保存層109Aは窒化膜又は電荷保存能力のある誘電膜からなる。窒化膜は、例えば、シリコン窒化膜(Si3N4)からなる。電荷保存能力のある誘電膜は、例えば、ハフニウム酸化膜(HfO2)、ジルコニウム酸化膜(ZrO2)、アルミニウム酸化膜(Al2O3)、タンタル酸化膜(Ta2O3)、及びランタン酸化膜(La2O3)といった金属酸化膜、並びにハフニウムシリコン酸化膜(HfSiOx)、ジルコニウムシリコン酸化膜(ZrSix)、及びランタンシリコン酸化膜(LaSiOx)といったシリケート膜からなる群の中から選ばれたいずれか1つの膜からなり得る。ここで、「x」は正の整数である。
また、本発明の実施形態に係る不揮発性メモリ素子は、上部絶縁膜110A上に形成されたゲート電極111Bを備える。このとき、ゲート電極111Bは、不純物がドーピングされたドープト多結晶シリコン膜からなるか、又は、遷移金属、及び希土類金属の中から選ばれたいずれか1つの金属、又はこれらの合金膜からなり得る。また、ゲート電極110B上には比抵抗を下げるために、金属窒化物、金属シリサイド層又はこれらが積層された積層膜が形成できる。例えば、金属窒化物としては、チタン窒化膜(TiN)、タンタル窒化膜(TaN)、及びタングステン窒化膜(WN)を用い、金属シリサイド層としては、チタンシリサイド層(TiSi2)、及びタングステンシリサイド層(Wsix)(ここで、xは正の整数)などを用いる。
以下、図1に示した本発明の実施形態に伴う不揮発性メモリ素子の製造方法について説明する。
図3Aないし図3Nは、図1に示した不揮発性メモリ素子の製造方法を示す斜視図である。
まず、図3Aに示すように、半導体基板100上にハードマスク101を蒸着する。このとき、ハードマスク101は、蒸着処理のときに半導体基板100に加わる応力を最小化するために、低圧化学気相蒸着(以下、LPCVDとする)処理によって蒸着する。また、ハードマスク101は、半導体基板100に対してエッチング選択比を有する窒化膜、例えばシリコン窒化膜で形成する。
一方、ハードマスク101を形成する前に、半導体基板100を保護するために、緩衝膜(図示せず)を半導体基板100上に形成することもできる。このとき、当該緩衝膜は、ハードマスク101に対して高いエッチング選択比を有する物質で形成するが、例えば、ハードマスク101がシリコン窒化膜で形成された場合、緩衝膜をシリコン酸化膜で形成する。また、緩衝膜は、乾式酸化、湿式酸化、又はラジカルイオンを用いた酸化処理によって形成する。
続いて、ハードマスク101と半導体基板100とを一部エッチングしてトレンチ(図示せず)を形成する。これにより、半導体基板100内に所定幅の線状に活性領域100Aが画定される。
続いて、トレンチを埋め込むように、半導体基板100上に素子分離膜用絶縁膜102を蒸着する。このとき、素子分離膜用絶縁膜102は、単層として形成するか、又は、縦横比を考慮して積層構造として形成することができる。例えば、単層として形成する場合には、高い縦横比に対して埋め込み特性に優れたHDP膜で形成するのが好ましく、その他にも絶縁性を有する酸化物系の膜を用いることができる。また、積層構造として形成する場合には、HDP膜−SOG膜−HDP膜の積層構造に形成することが好ましい。ここで、SOG膜としては、PSZ膜を用いることができる。また、絶縁性を有する酸化物系の膜としては、BPSG(BoroPhosphoSilicate Glass)、PSG(PhosphoSilicate Glass)、USG(Un−dopedSilicate Glass)、TEOS(Tetra Ethyle Ortho Silicate)、BSG(Borosilicate Glass)、又はこれらの積層膜で形成することもできる。
続いて、図3Bに示すように、素子分離膜用絶縁膜102を平坦化して、その上面がハードマスク101の上面に整合(面の高さ位置が同じ)される素子分離膜102Aを形成する。このとき、平坦化処理は、化学機械研磨(以下、CMPとする)又は全面エッチング、例えば、エッチバックによって行うことができる。
続いて、図3Cに示すように、ハードマスク101(図3B参照)を除去して活性領域100Aを露出させる。このとき、ハードマスク101を除去するために、リン酸(H3PO4)溶液を用いることができる。
続いて、図3Dに示すように、半導体基板100上の段差面に沿ってスペーサ用絶縁膜103を蒸着する。このとき、スペーサ用絶縁膜103は、素子分離膜102Aに対して高いエッチング選択比を有する窒化膜、例えばシリコン窒化膜で蒸着することができる。この他にも、スペーサ用絶縁膜103は、酸化膜、例えば、シリコン酸化膜で形成することもできる。この場合、後続の全面エッチング、例えば、ドライエッチングのとき、エッチング時間を調整して、素子分離膜102Aの内側壁にスペーサが形成されるようにすることもできる。
続いて、図3Eに示すように、全面エッチング、例えばプラズマエッチング装置を用いるエッチバックを行って、スペーサ用絶縁膜103(図3D参照)をエッチングする。これにより、素子分離膜102Aの内側壁(活性領域100Aの上面から上に露出した側壁)にスペーサ103Aが形成される。
続いて、図3Fに示すように、スペーサ103Aをエッチングバリア層として用いるエッチング、例えばドライエッチングを行って、活性領域100Aを一定の深さにエッチングする。これにより、活性領域100Aは、内部に一定の深さを有する「U」字状又は「W」字状の凹部104が形成された活性領域100Bとなる。
続いて、図3Gに示すように、スペーサ103A(図3F参照)を除去する。このとき、スペーサ103Aを除去する工程で、スペーサ103Aが窒化膜からなる場合には、リン酸(H3PO4)溶液を用い、酸化膜からなる場合には、DHF溶液、BHF溶液、又はBOE溶液を用いることができる。リン酸溶液を用いる場合、シリコン層からなる活性領域100Bに大きなダメージを与える可能性があるため、DHF溶液、BHF溶液、又はBOE溶液のように、活性領域100Bへのダメージを最小化できる洗浄溶液を用いることが好ましく、このためにスペーサ103Aを酸化膜で形成することが好ましい。
続いて、図3Hに示すように、凹部104(図3G参照)を完全に埋め込むように、半導体基板100上に絶縁膜105を蒸着する。このとき、絶縁膜105は、HDP、SOG、BPSG、PSG、USG、BSG、TEOSの単層膜、又はこれらが積層された積層膜として形成することができる。
続いて、図3Iに示すように、絶縁膜105を平坦化する。このとき、平坦化処理は、CMP、又は全面エッチング、例えばエッチバックによって行うことができる。また、平坦化処理は、絶縁膜105が活性領域100Bの上に一定の厚さで残留するように行うか、又は、絶縁膜105の上面が活性領域100Bの両側壁(突出部)の上面に整合されるように行う。
続いて、図3Jに示すように、マスク処理(感光膜の塗布、露光及び現像処理を含む)を行って、ゲート電極111B(図1参照)が形成される予定の領域を開いた感光膜パターン106を形成する。
続いて、感光膜パターン106をエッチングマスクとして用いたエッチングを行って、素子分離膜102Bと、凹部104(図3G参照)の内部に埋め込まれた絶縁膜105Bをエッチングする。これにより、ゲート電極111Bが形成される領域107において活性領域100Bの凹部104が露出する。
続いて、図3Kに示すように、感光膜パターン106を除去する。このとき、感光膜パターン106の除去処理は、プラズマエッチング装置内においてO2プラズマを用いて除去することができる。
続いて、図3Lに示すように、半導体基板100上の段差面に沿って下部絶縁膜108、電荷保存層109、及び上部絶縁膜110を順に蒸着する。
このとき、下部絶縁膜108及び上部絶縁膜110は酸化膜、例えばシリコン酸化膜(SiO2)からなるか、又は、シリコン酸化膜よりも高い比誘電率を有する高誘電膜(比誘電率が3.9以上)、例えばハフニウム酸化膜(HfO2)、ジルコニウム酸化膜(ZrO2)、及びアルミニウム酸化膜(Al2O3)といった金属酸化膜の中から選ばれたいずれか1つの金属酸化膜からなり得る。また、下部絶縁膜108及び上部絶縁膜110は、各々10Å〜100Å程度の厚さに蒸着することができる。
電荷保存層109は窒化膜又は電荷保存能力のある誘電膜からなる。窒化膜は、例えばシリコン窒化膜(Si3N4)からなる。電荷保存能力のある誘電膜は、例えばハフニウム酸化膜(HfO2)、ジルコニウム酸化膜(ZrO2)、アルミニウム酸化膜(Al2O3)、タンタル酸化膜(Ta2O3)、及びランタン酸化膜(La2O3)といった金属酸化膜、又はハフニウムシリコン酸化膜(HfSiOx)、ジルコニウムシリコン酸化膜(ZrSix)、及びランタンシリコン酸化膜(LaSiOx)といったシリケート膜からなり得る。ここで、「x」は正の整数である。また、電荷保存層109は、化学気相蒸着(CVD)又は原子層蒸着(ALD)処理を用いて20Å〜500Åの厚さに蒸着することができる。
続いて、上部絶縁膜110上にゲート電極用導電膜111を蒸着する。このとき、ゲート電極用導電膜111は、不純物がドーピングされたドープト多結晶シリコン膜からなるか、又は、遷移金属及び希土類金属のいずれか1つの金属若しくはこれらの金属の合金膜からなり得る。例えば、ドープト多結晶シリコン膜は、LPCVD方式によって蒸着し、このとき、ソースガスとしては、シラン(SiH4)ガスを用い、ドーピングガスとしては、ホスフィン(PH3)、三塩化ホウ素(BCl3)、又はジボラン(B2H6)ガスを用いる。遷移金属としては、鉄(Fe)、コバルト(Co)、タングステン(W)、ニッケル(Ni)、パラジウム(Pd)、白金(Pt)、モリブデン(Mo)、又はチタン(Ti)などを用い、希土類金属としては、エルビウム(Er)、イッテルビウム(Yb)、サマリウム(Sm)、イットリウム(Y)、ランタン(La)、セリウム(Ce)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、ツリウム(Tm)、又はルテチウム(Lu)などを用いる。
続いて、ゲート電極用導電膜111上に、比抵抗を下げるために、金属窒化膜、金属シリサイド層、又はこれらが積層された積層膜として形成することができる。例えば、金属窒化膜としてはチタン窒化膜(TiN)、タンタル窒化膜(TaN)、及びタングステン窒化膜(WN)などを用い、金属シリサイド層としては、チタンシリサイド層(TiSi2)、及びタングステンシリサイド層(WSix)(ここで、xは正の整数)などを用いる。
続いて、図3Mに示すように、ゲート電極用導電膜111Aを平坦化する。このとき、平坦化処理はCMP又はエッチバックによって行うことができる。
続いて、図3Nに示すように、マスク処理(感光膜の塗布、露光及び現像処理を含む)を行って、ゲート電極111B(図1参照)が形成される領域が閉じられた感光膜パターン112を形成する。
続いて、感光膜パターン112をエッチングマスクとして用いたエッチングを行ってゲート電極111Bを形成する。このとき、下部絶縁膜108A、電荷保存層109A、及び上部絶縁膜110Aもエッチングされる。
続いて、感光膜パターン112を除去する。
以上、本発明の実施形態では浮遊トラップ型メモリ素子のうち、SONOS(Silicon−Oxide−Nitride−Oxide−Silicon)素子を挙げて説明したが、これは一例であって、本発明は、MNOS(Metal−Nitride−Oxide−Semiconductor)素子、MAOS(Metal−Alumina−Oxide−Semiconductor)素子、及びMAS(Metal−Alumina−Semiconductor)素子にも適用することができる。この他にも、フラッシュメモリ素子を備える電荷トラップ素子、例えば、浮遊ゲートという孤立した導電体に電荷が保存される電界効果素子である浮遊ゲート型メモリ素子にも適用することができる。
例えば、浮遊ゲート型メモリ素子の場合、図3Lにおいて、下部絶縁膜108、電荷保存層109、及び上部絶縁膜110の代りに、半導体基板100上の段差面に沿ってトンネル絶縁膜、浮遊ゲート、及び誘電体膜を順に形成して実現することができる。このとき、ゲート電極111Bは、制御ゲートとして機能する。
本発明によれば、活性領域内に凹部を形成し、凹部の両側壁を突出させてチャネルの長さと幅を増大させることによって、高集積化に伴うゲート面積の減少に対応して有効チャネル幅を増大させ、動作電流を確保することができるという効果がある。
本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
100 半導体基板
100A、100B 活性領域
101 ハードマスク
102 素子分離膜用絶縁膜
102A 素子分離膜
103 スペーサ用絶縁膜
103A スペーサ
104 凹部
105、105A 絶縁膜
106、112 感光膜パターン
108、108A 下部絶縁膜
109、109A 電荷保存層
110、110A 上部絶縁膜
111、111A ゲート電極用導電膜
111B ゲート電極
100A、100B 活性領域
101 ハードマスク
102 素子分離膜用絶縁膜
102A 素子分離膜
103 スペーサ用絶縁膜
103A スペーサ
104 凹部
105、105A 絶縁膜
106、112 感光膜パターン
108、108A 下部絶縁膜
109、109A 電荷保存層
110、110A 上部絶縁膜
111、111A ゲート電極用導電膜
111B ゲート電極
Claims (21)
- 基板内に形成された素子分離膜によって画定され、チャネル幅方向に段差を有する凹部を内部に有し、該凹部の両側壁が前記素子分離膜の上に突出した活性領域と、
前記凹部の段差面に沿って形成された下部絶縁膜と、
該下部絶縁膜上に形成された電荷保存層と、
該電荷保存層上に形成された上部絶縁膜と、
該上部絶縁膜上に形成されたゲート電極と
を備えることを特徴とする不揮発性メモリ素子。 - 基板内に形成された素子分離膜によって画定され、チャネル幅方向に段差を有する凹部を内部に有し、該凹部の両側壁が前記素子分離膜の上に突出した活性領域と、
前記凹部の段差面に沿って形成されたトンネル絶縁膜と、
該トンネル絶縁膜上に形成された浮遊ゲートと、
該浮遊ゲート上に形成された誘電体膜と、
該誘電体膜上に形成された制御ゲートと
を備えることを特徴とする不揮発性メモリ素子。 - 前記凹部が、
前記チャネル方向の断面形状が「U」字状又は「W」字状に形成されていることを特徴とする請求項1又は請求項2に記載の不揮発性メモリ素子。 - 前記活性領域が、
前記チャネル長方向に線状又は島状に画定されていることを特徴とする請求項1又は請求項2に記載の不揮発性メモリ素子。 - 前記下部絶縁膜が、
前記凹部の内側壁、底部、及び外側壁と接するように形成されていることを特徴とする請求項1に記載の不揮発性メモリ素子。 - 前記下部絶縁膜及び前記上部絶縁膜が、
シリコン酸化膜、シリコン酸化膜よりも高い比誘電率を有する単一膜、及びこれらの積層膜からなる群の中から選ばれたいずれか1つで形成されたことを特徴とする請求項1に記載の不揮発性メモリ素子。 - 前記電荷保存層が、
窒化膜又は金属酸化膜で形成されていることを特徴とする請求項1に記載の不揮発性メモリ素子。 - 前記電荷保存層が、
シリケート膜で形成されていることを特徴とする請求項1に記載の不揮発性メモリ素子。 - 基板内に活性領域を画定する素子分離膜を形成するステップと、
前記活性領域内に凹部を形成するステップと、
前記素子分離膜をリセスして前記凹部の両側壁を前記素子分離膜から突出させるステップと、
前記凹部の段差面に沿って下部絶縁膜を形成するステップと、
該下部絶縁膜上に電荷保存層を形成するステップと、
該電荷保存層上に上部絶縁膜を形成するステップと、
該上部絶縁膜上にゲート電極を形成するステップと
を含むことを特徴とする不揮発性メモリ素子の製造方法。 - 基板内に活性領域を画定する素子分離膜を形成するステップと、
前記活性領域内に凹部を形成するステップと、
前記素子分離膜をリセスして前記凹部の両側壁を前記素子分離膜から突出させるステップと、
前記凹部の段差面に沿ってトンネル絶縁膜を形成するステップと、
前記トンネル絶縁膜上に浮遊ゲートを形成するステップと、
前記浮遊ゲート上に誘電体膜を形成するステップと、
前記誘電体膜上に制御ゲートを形成するステップと
を含むことを特徴とする不揮発性メモリ素子の製造方法。 - 前記素子分離膜を形成する前記ステップが、
前記基板上にハードマスクを形成するステップと、
該ハードマスク及び前記基板を一部エッチングしてトレンチを形成するステップと、
該トレンチを埋め込むように前記素子分離膜を形成するステップと
を含むことを特徴とする請求項9又は請求項10に記載の不揮発性メモリ素子の製造方法。 - 前記凹部を形成する前記ステップが、
前記ハードマスクを除去するステップと、
前記活性領域上の前記素子分離膜の内側壁にスペーサを形成するステップと、
該スペーサをエッチングバリア層として用いて前記活性領域をエッチングするステップと、
前記スペーサを除去するステップと
を含むことを特徴とする請求項11に記載の不揮発性メモリ素子の製造方法。 - 前記スペーサが、
窒化膜又は酸化膜で形成されることを特徴とする請求項12に記載の不揮発性メモリ素子の製造方法。 - 前記凹部の両側壁を突出させる前記ステップの前に、
前記凹部を埋め込むように絶縁膜を蒸着するステップを更に含むことを特徴とする請求項9又は請求項10に記載の不揮発性メモリ素子の製造方法。 - 前記凹部の両側壁を前記素子分離膜から突出させる前記ステップが、
前記素子分離膜をリセスして前記凹部の外側壁を露出させると同時に、前記絶縁膜をリセスして前記凹部の内側壁を露出させることを特徴とする請求項14に記載の不揮発性メモリ素子の製造方法。 - 前記絶縁膜が、
前記素子分離膜と同じ物質で形成されることを特徴とする請求項15に記載の不揮発性メモリ素子の製造方法。 - 前記活性領域が、
線状又は島状に画定されることを特徴とする請求項9又は請求項10に記載の不揮発性メモリ素子の製造方法。 - 前記素子分離膜が、
HDP(High Density Plasma)単層膜として形成されるか、又は、HDP膜とSOG(Spin On Glass)膜とが積層された積層構造として形成されることを特徴とする請求項9又は請求項10に記載の不揮発性メモリ素子の製造方法。 - 前記下部絶縁膜及び前記上部絶縁膜が、
シリコン酸化膜、及び、シリコン酸化膜よりも高い比誘電率を有する単一膜、及びこれらが積層された積層膜からなる群の中から選ばれたいずれか1つで形成されることを特徴とする請求項9に記載の不揮発性メモリ素子の製造方法。 - 前記電荷保存層が、
窒化膜又は金属酸化膜で形成されることを特徴とする請求項9に記載の不揮発性メモリ素子の製造方法。 - 前記電荷保存層が、
シリケート膜で形成されることを特徴とする請求項9に記載の不揮発性メモリ素子の製造方法。
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