JP2014056899A - 不揮発性記憶装置およびその製造方法 - Google Patents

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Abstract

【課題】実施形態は、エアギャップによる寄生容量の低減効果を向上させた不揮発性記憶装置およびその製造方法を提供する。
【解決手段】実施形態に係る不揮発性記憶装置は、第１の方向に延在する半導体層と、前記半導体層上に並設された複数のメモリセルと、を有するメモリセルストリングと、前記メモリセルの上に設けられ、前記第１の方向に交差する第２の方向に延在する制御ゲートと、を備える。さらに、前記複数のメモリセルの前記第１の方向に交差するそれぞれの側面を覆う第１の絶縁膜と、前記制御ゲートの上部を覆う第２の絶縁膜と、を備える。前記第２の絶縁膜は、前記隣り合う２つのメモリセルの側面の間に空隙を介在させる。そして、前記隣り合う２つのメモリセルの間の前記半導体層は、前記空隙に露出するか、または、前記半導体層の上の絶縁膜の厚さは、前記第１の絶縁膜よりも薄い。
【選択図】図１

Description

実施形態は、不揮発性記憶装置およびその製造方法に関する。
ＮＡＮＤ型フラッシュメモリに代表される不揮発性記憶装置は、消費者向け電気製品に幅広く使用されている。このような記憶装置に要求される大容量化、低価格化に対応するための微細加工技術は、今後も進化してゆくものと予想される。
例えば、ＮＡＮＤ型フラッシュメモリでは、メモリセルの微細化に伴う寄生容量を低減するために、ワードライン及びワードライン端部にエアギャップ（空洞）を設ける構造が用いられる。これにより、メモリセルのカップリング比を大きくし、隣接するメモリセル間の干渉を抑制して閾値変動を低減することが可能である。しかしながら、さらなる微細化に対応するためには、まだ改良の余地がある。
米国特許公開２００９／２０６３９１号明細書
実施形態は、エアギャップによる寄生容量の低減効果を向上させた不揮発性記憶装置およびその製造方法を提供する。
実施形態に係る不揮発性記憶装置は、第１の方向に延在する半導体層と、前記半導体層上に並設された複数のメモリセルと、を有するメモリセルストリングと、前記複数のメモリセルのそれぞれの上に設けられ、前記第１の方向に交差する第２の方向に延在する制御ゲートと、を備える。さらに、前記複数のメモリセルの前記第１の方向に交差するそれぞれの側面と、前記制御ゲートの側面と、を覆う第１の絶縁膜と、前記複数のメモリセルのうちの隣り合う２つのメモリセルの上にそれぞれ設けられた前記制御ゲートの上部を覆う第２の絶縁膜を備える。前記第２の絶縁膜は、前記隣り合う２つのメモリセルの側面の間に空隙を介在させる。そして、前記隣り合う２つのメモリセルの間の前記半導体層は、前記空隙に露出するか、または、前記隣り合う２つのメモリセルの間の半導体層の上の絶縁膜の厚さは、前記第１の絶縁膜よりも薄い。
第１の実施形態に係る不揮発性記憶装置を表す模式断面図。 第１の実施形態に係る不揮発性記憶装置を表すブロック図。 第１の実施形態に係る不揮発性記憶装置のメモリセルを表す模式断面図。 第１の実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図。 図４に続く製造過程を表す模式断面図。 図５に続く製造過程を表す模式断面図。 図６に続く製造過程を表す模式断面図。 図７に続く製造過程を表す模式断面図。 第２の実施形態に係る不揮発性記憶装置を表す模式断面図。 第２の実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図。 図１０に続く製造過程を表す模式断面図。 図１１に続く製造過程を表す模式断面図。 図１２に続く製造過程を表す模式断面図。
以下、実施形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。なお、図中に示すＸＹＺ直交座標を参照して、各構成要素の説明を行う場合がある。
〔第１の実施形態〕
図１は、第１の実施形態に係る不揮発性記憶装置１００を表す模式断面図である。不揮発性記憶装置１００は、例えば、ＮＡＮＤ型フラッシュメモリであり、第１の方向（Ｘ方向）に延在する半導体層３と、半導体層３の上に並設された複数のメモリセル２０と、を有するメモリセルストリング１０を備える。さらに、メモリセル２０のそれぞれの上に設けられ、第１の方向に交差する第２の方向（Ｙ方向）に延在する制御ゲート３０を備える。
メモリセル２０は、半導体層３の上に設けられたトンネル絶縁膜５と、電荷蓄積層として機能する多結晶シリコン（ポリシリコン）層７と、を含む。制御ゲート３０は、ＩＰＤ（Inter layer dielectric）膜２１を介してメモリセル２０の上に設けられる。そして、制御ゲート３０は、ポリシリコン層２３と、シリサイド層２５と、を含む。
また、複数のメモリセル２０の端に選択ゲート４０が設けられる。選択ゲート４０は、トンネル絶縁膜５と、ポリシリコン層７と、ＩＰＤ膜２１と、ポリシリコン層２３と、シリサイド層２５と、を含む。選択ゲート４０では、ＩＰＤ膜２１に開口が設けられ、ポリシリコン層７とポリシリコン層２３とが電気的に接続される。これにより、半導体層３と選択ゲート４０とが交差する部分にトンネル絶縁膜５をゲート絶縁膜とする選択トランジスタが構成される。そして、選択トランジスタは、半導体層３を介してメモリセル２０に流れる電流を制御する。
メモリセル２０のＸ方向に交差する側面には、絶縁膜２７（第１の絶縁膜）が設けられる。絶縁膜２７は、メモリセル２０の側面および制御ゲート３０の側面を覆い、メモリセル２０を保護する。そして、複数のメモリセル２０の上に絶縁膜３１（第２の絶縁膜）が設けられる。絶縁膜３１は、隣り合う２つのメモリセル２０の上にそれぞれ設けられた制御ゲート３０の上部を覆い、隣り合うメモリセルの側面の間に空隙２９を介在させる。空隙２９は、例えば、空洞またはエアギャップと表現することもある。
さらに、隣り合うメモリセルの間において、半導体層３の上に形成される絶縁膜を除去し、半導体層３を空隙２９に露出させる。また、隣り合うメモリセルの間における半導体層３の上の絶縁膜の厚さを、絶縁膜２７よりも薄く設けても良い。
メモリセル２０の微細化が進み、隣り合うメモリセル２０の間隔が狭くなると、隣接セル間の容量結合によるメモリセルトランジスタの閾値の変動が生じる。例えば、ＦＧ（Floating Gate）構造のメモリセルにおいて、書き込み電圧が高くならないようにカップリング比ＣＲ=ＣＩＰＤ／（ＣＩＰＤ＋ＣＯＸ）を一定に維持するとすれば、セルサイズの縮小に対応させてＦＧの膜厚を薄くすることはできない。このため、隣接セル間の距離が狭まると、その間隔に反比例して容量結合が増加する。ここで、ＣＯＸはＦＧと半導体層との間のトンネル酸化膜容量、ＣＩＰＤはＦＧと制御ゲートとの間のインターポリ絶縁膜容量である。
一方、１つのメモリセルに記憶させる情報を増やすため、メモリセルトランジスタの複数の閾値レベルにそれぞれ別の情報を対応させる多値化が進んでいる。このため、閾値レベル間のマージンが減少しており、隣接セルとの容量結合に起因する閾値変動が読み出し情報に誤りを生じさせる恐れがある。
さらに、セルサイズに比してＦＧを厚くすると、メモリセルのアスペクト比が大きくなり、パターニング時にメモリセル２０の倒壊が起こる恐れがある。このため、メモリセルのアスペクト比が制限され、結果として、カップリング比を維持することが困難となる。
これに対し、本実施形態では、隣り合うメモリセル２０の間に空隙２９を設けることにより、その間の寄生容量を低減する。これにより、隣り合うＦＧ間の実効的な間隔が広くなり、隣接セル間の容量結合を抑制し、且つ、カップリング比を大きくする設計が可能となる。
さらに、隣り合うメモリセル間において、半導体層３の上に設けられる絶縁膜の厚さを薄くすることにより、エアギャップ率を高くしカップリング比を大きくすることができる。ここで、エアギャップ率は、隣接するメモリセル２０および制御ゲート３０同士の間における空隙２９の体積と、隣接するメモリセル２０および制御ゲート３０同士の間の全体の体積の比であり、半導体層３の上面と、空隙２９の下端と、の間の間隔を狭くすることによりエアギャップ率を上げることができる。そして、半導体層３の上の絶縁膜を除き、その表面を空隙２９に露出させることがより好ましい。
次に、図１〜図４を参照して、本実施形態に係る不揮発性記憶装置１００の構造についてさらに説明する。
図１に示すように、不揮発性記憶装置１００は、絶縁膜３１の上に設けられた絶縁膜３５と、その上に設けられた層間絶縁膜３７と、層間絶縁膜３７の上に設けられたビット線４１と、をさらに備える。そして、ビット線４１は、選択ゲート４０のメモリセル２０とは反対側の領域（ドレイン領域）において、ドレインコンタクト４３を介して半導体層３に電気的に接続される。
ドレイン領域における半導体層３の上には、絶縁膜３３（第３の絶縁膜）が設けられる。ドレインコンタクト４３は、層間絶縁膜３７の上面から絶縁膜３３を貫通して半導体層３に接する。例えば、ドレインコンタクト４３は、層間絶縁膜３７、絶縁膜３５、絶縁膜３１および絶縁膜３３を貫通するコンタクトホールの内部に設けられた金属のコンタクトプラグである。
また、不揮発性記憶装置１００は、メモリセル２０と選択ゲート４０との間に空隙６９を有し、選択ゲート４０と絶縁膜３３との間に空隙３９を有する。
図２は、不揮発性記憶装置１００を表すブロック図である。同図に示すように、不揮発性記憶装置１００は、メモリセル部１１と、メモリセル部１１を制御する周辺回路１２および１８と、を備える。
メモリセル部１１には、Ｘ方向に延びる複数本のビット線ＢＬと、Ｙ方向に延びる複数本のワード線ＷＬが設けられている。Ｘ方向およびＹ方向は、例えば、シリコンウェーハの上面に対して平行であり相互に直交する。そして、複数本のワード線（例えば、６４本）を共有する１つのメモリブロックＢＬＫが構成される。メモリセル部１１は、Ｘ方向に配設された複数個、例えば、１０２４個のブロックＢＬＫを含む。
メモリブロックＢＬＫの両側には、一対の選択ゲート線ＳＧが配設される。一方、ビット線ＢＬの直下には、メモリセルストリングＭＳが配置される。ワード線ＷＬは、制御ゲート３０を含み、メモリセルストリングＭＳとワード線ＷＬとの交点にはメモリセルＭＣが設けられる。また、メモリセルストリングＭＳと選択ゲートＳＧとの交点には、選択トランジスタＳＴが設けられる。そして、１本のメモリセルストリングＭＳは、６４個のメモリセルＭＣ及びその両側の２個の選択トランジスタＳＴを含む。
Ｙ方向に並設された複数本のメモリセルストリングＭＳにより、１つのメモリブロックＢＬＫが構成される。そして、メモリブロック毎に、Ｙ方向に延びるソース線ＳＬが、隣接するメモリブロックＢＬＫにて共有させるように配設される。各メモリセルストリングＭＳにおいて、一方の選択トランジスタＳＴのドレイン側が各ビット線ＢＬに接続され、他端の選択トランジスタＳＴのソース側がソース線ＳＬに接続される。
メモリセル部１１の周りには、周辺回路１２および１８が配設される。周辺回路１２は、複数のセンスアンプＳＡを含み、それぞれビット線ＢＬに接続される。センスアンプＳＡはビット線ＢＬの電位を検出する。周辺回路１８は、ロウデコーダ１３を含む。ロウデコーダ１３には、ワード線ＷＬ及び選択ゲート線ＳＧが接続され、これらの配線を選択して電圧を印加する。
さらに、周辺回路１８は、コントローラ１４と、ＲＯＭヒューズ１６と、電圧発生回路１７と、を含む。コントローラ１４には、書込イネーブル信号ＷＥｎ、読出イネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の信号が入力され、不揮発性記憶装置１００の動作を制御する。具体的には、データの書込動作、読出動作及び消去動作等を制御する。ＲＯＭヒューズ１６には固定データが記憶されており、コントローラ１４は必要に応じて、この固定データを読み出す。
電圧発生回路１７は、パルス発生回路ＰＧ及び複数個のチャージポンプＣＰを含む。チャージポンプＣＰは所定の電圧を生成する回路であり、生成された電圧はパルス発生回路ＰＧに対して出力される。パルス発生回路ＰＧは、チャージポンプＣＰから入力された電圧を、パルス状に整形してロウデコーダ１３に出力する。
さらに、不揮発性記憶装置１００は、データ入出力バッファ１５を備える。データ入出力バッファ１５は、センスアンプＳＡと外部入出力端子との間でデータの授受を行うと共に、コマンドデータ及びアドレスデータを受け取る。
図３は、第１の実施形態に係る不揮発性記憶装置１００のメモリセル２０を表す模式断面図である。図３（ａ）は、制御ゲート３０（ワード線ＷＬ）の延在方向（Ｙ方向）に沿った断面であり、図３（ｂ）は、メモリセルストリング１０の延在方向（Ｘ方向）に沿った断面をそれぞれ表す。
メモリセル２０はＦＧ構造を有し、例えば、トンネル絶縁膜５を介して半導体層３の上に設けられたポリシリコン層７に電荷を蓄積する。
図３（ａ）に示すように、メモリセル２０を構成する半導体層３およびトンネル絶縁膜５は、Ｘ方向に延在するストライプ状に加工される。また、Ｙ方向に並設される複数のメモリセル２０の間は、素子分離絶縁膜５１により相互に絶縁される。そして、図３（ｂ）に示すように、半導体層３の上において、ポリシリコン層７は、Ｘ方向に並ぶ複数のメモリセル２０に加工される。また、ポリシリコン層７の上に設けられるＩＰＤ膜２１および制御ゲート３０は、Ｙ方向に延在するストライプ状に加工される。
半導体層３は、例えば、シリコンウェーハに形成されたｐ形ウェル領域であり、ボロン（Ｂ）を１×１０１４ｃｍ−３から１×１０１９ｃｍ−３の濃度範囲で含む。また、ＳＯＩ（Silicon on Insulator）層であっても良い。
トンネル絶縁膜５は、例えば、３〜１５ｎｍの厚さのシリコン酸化膜またはシリコンオキシナイトライド（シリコン酸窒化）膜である。そして、トンネル絶縁膜５の上に、例えば、３０ｎｍ〜２００ｎｍの厚さのポリシリコン層７が設けられる。ポリシリコン層７は、例えば、ｎ形不純物であるリン（Ｐ）または砒素（Ａｓ）を１×１０１８ｃｍ−３から１×１０２１ｃｍ−３の濃度範囲で含み、導電性を有する。さらに、ポリシリコン層７の上に、ＩＰＤ膜２１を介して制御ゲート３０が設けられる。制御ゲート３０は、ポリシリコン層２３およびシリサイド層２５を含む。
電荷蓄積層であるポリシリコン層７は、例えば、シリコン酸化膜を用いた素子分離絶縁膜５１が形成されていない領域上において、半導体層３と自己整合的に形成される。即ち、半導体層３の上にトンネル絶縁膜５およびポリシリコン層７を堆積した後、半導体層３に至る深さまでエッチングし、Ｘ方向に延在するストライプ状にパターニングする。半導体層３のエッチング深さは、例えば、０．０５〜０．５μｍである。そして、エッチングされたトレンチに、例えば、シリコン酸化膜を用いた素子分離絶縁膜５１を埋め込む。トンネル絶縁膜５およびポリシリコン層７は、トレンチを形成する前の段差のない半導体層３の上に形成されるため、高い均一性を持って形成される。
トンネル絶縁膜５は、例えば、ＳｉＮ／ＳｉＯ２、ＳｉＮ／ＳｉＯ２、ＳｉＯ２／ＳｉＯ２／ＳｉＮ／ＳｉＯ２、ＳｉＯ２／高誘電率膜／ＳｉＯ２、高誘電率膜／ＳｉＯ２のような積層構造であっても良い。また、素子分離絶縁膜５１は、例えば、ＮＳＧ（Non Doped Silicate Glass）、ＰＳＧ（Phosphorous Silicon Glass）、ＢＳＧ（Boron Silicon Glass）、ＰＳＺ（Polysilazane）、ＢＰＳＧ（Boron Phosphorous Silicon Glass）、ＨＴＯ（High Temperature Oxide）などを含む絶縁膜であっても良い。
ＩＰＤ膜２１は、例えば、シリコン酸化膜、シリコン窒化膜、ハフニウムアルミネート膜（ＨｆＡｌＯ）、アルミナ膜（Ａｌ２Ｏ３）、酸化マグネシウム膜（ＭｇＯ）、酸化ストロンチウム膜（ＳｒＯ）、酸化バリウム膜（ＢａＯ）、酸化チタン膜（ＴｉＯ２）、酸化タンタル膜（Ｔａ２Ｏ３）、チタン酸バリウム膜（ＢａＴｉＯ３）、ジルコニウム酸バリウム膜（ＢａＺｒＯ）、酸化ジルコニウム膜（ＺｒＯ２）、酸化ハフニウム膜（ＨｆＯ２）、酸化イットリウム膜（Ｙ２Ｏ３）、ジルコニウムシリケート膜（ＺｒＳｉＯ）、ハフニウムシリケート膜（ＨｆＳｉＯ）、ランタンアルミネート膜（ＬａＡｌＯ）等の高誘電率膜を含む積層膜、又は単層膜である。また、ポリシリコン層７の側から、ＳｉＮ／高誘電率膜／ＳｉＮ、ＳｉＯ２／高誘電率膜／ＳｉＯ２、ＳｉＮ／ＳｉＯ２／高誘電率膜／ＳｉＯ２／ＳｉＮ等の積層構造を有する膜であっても良い。さらに、ポリシリコン層７の側から、ＳｉＯ２／高誘電率膜、ＳｉＮ／高誘電率膜の積層構造を有しても良い。また、ＩＰＤ膜２１は、例えば、５ｎｍから３０ｎｍの範囲の厚さに形成する。
制御ゲート３０には、例えば、リン（Ｐ）、砒素（Ａｓ）、またはボロン（Ｐ）を１×１０１７〜１×１０２１ｃｍ−３の濃度範囲で添加したポリシリコンを用いることができる。また、タングステンシリサイド（ＷＳｉ）と、ポリシリコンと、のスタック構造、あるいは、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉの内の少なくとも１つと、ポリシリコンと、のスタック構造であっても良い。さらに、制御ゲート３０は、金属酸化物、もしくは、金属（例えば、Ｗ、ＴａＳｉＮ、Ｔａ、ＴｉＳｉ、ＴｉＮ、Ｃｏ、Ｐｔの少なくとも１つ)を含む積層構造でも良い。制御ゲート３０は、例えば、１０ｎｍから５００ｎｍの厚さに設けることができる。
図４〜図８は、第１の実施形態に係る不揮発性記憶装置１００の製造過程を表す模式断面図である。図４（ａ）〜図８は、それぞれメモリセルストリング１０の延在方向（Ｘ方向）に沿った断面を表している。
図４（ａ）は、ポリシリコン層７、ＩＰＤ膜２１およびポリシリコン層２３をＸ方向に分離し、メモリセル２０、制御ゲート３０および選択ゲート４０を形成した状態を表している。ポリシリコン層２３の上には、ポリシリコン層７、ＩＰＤ膜２１およびポリシリコン層２３をエッチングするためのマスクである絶縁膜４７が設けられている。
Ｘ方向に延在する半導体層３の上に、所定の間隔を持って複数のメモリセル２０および選択ゲート４０が並設される。それぞれのメモリセル２０の上に設けられた制御ゲート３０はＹ方向に延在し、ワード線ＷＬに含まれる。選択ゲート４０もＹ方向に延在する。
続いて、メモリセル２０のＸ方向に交差する側面、制御ゲート３０および選択ゲート４０を覆う絶縁膜２７を形成する。絶縁膜２７は、例えば、シリコン酸化膜である。さらに、隣り合うメモリセル２０の間、メモリセル２０と選択ゲート４０との間、および、隣り合う選択ゲート４０の間の半導体層３に不純物を注入し、ソース・ドレイン領域（図示せず）を形成する。
次に、図４（ｂ）に示すように、隣り合うメモリセル２０の間、メモリセル２０と選択ゲート４０との間、および、隣り合う選択ゲート４０の間を、犠牲膜５３で埋め込む。犠牲膜５３には、例えば、シリコン窒化膜、または、有機膜を用いることができる。
続いて、隣り合う選択ゲート４０の間の犠牲膜５３を、例えば、ＲＩＥ(Reactive Ion Etching)法を用いて選択的に除去し、凹部５５を形成する。選択ゲート４０の側面には、犠牲膜５３および絶縁膜２７を含む側壁膜が残る。このエッチング過程において、絶縁膜２７およびトンネル絶縁膜５を除去し、凹部５５の底面に半導体層３を露出させる。
次に、図５（ａ）に示すように、メモリセル２０および選択ゲート４０の上面、犠牲膜５３の上面、および凹部５５の内面に絶縁膜５７を形成する。絶縁膜５７は、例えば、シリコン酸化膜、または、シリコン酸窒化膜である。
続いて、図５（ｂ）に示すように、絶縁膜５７を覆う絶縁膜５８を形成し、凹部５５を埋め込んだ絶縁膜３３を形成する。絶縁膜３３は、例えば、凹部５５およびメモリセル２０、選択ゲート４０を覆うように形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）法を用いてメモリセル２０および選択ゲート４０の上に設けられた部分を除去し、凹部５５の内部に絶縁膜３３を残す。この際、絶縁膜５８は、エッチングストッパとして機能する。
絶縁膜３３には、例えば、犠牲膜５３に対してウェットエッチングの選択性が得られるシリコン酸化膜を用いる。そして、絶縁膜５８には、シリコン酸化膜に対するエッチングの選択性を有するシリコン窒化膜を用いることができる。
次に、図６（ａ）に示すように、絶縁膜５８、絶縁膜５７および犠牲膜５３の上部をＲＩＥ法を用いて除去し、ポリシリコン層２３の上面を露出させる。
続いて、図６（ｂ）に示すように、ウェットエッチングまたはＣＤＥ（Chemical Dry Etching）法を用いて犠牲膜５３を除去する。例えば、犠牲膜５３にシリコン窒化膜を用いた場合には、絶縁膜３３の下部の絶縁膜５８を除いて、シリコン窒化膜を含む部分が除去される。
次に、図７（ａ）に示すように、ポリシリコン層２３の上部をシリサイド化する。例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）またはモリブデン（Ｍｏ）など４族〜１１族の遷移金属を含む金属層をポリシリコン層２３の上に形成し、熱処理することにより、ポリシリコン層２３をシリサイド化する。その後、金属層を除去し、ポリシリコン層２３の上にシリサイド層２５を形成する。本実施形態では、ポリシリコン層２３の上部をシリサイド化する例を示すが、ポリシリコン層２３の全てをシリサイド化しても良い。
次に、図７（ｂ）に示すように、例えば、ＲＩＥ法を用いて、メモリセル２０の間の半導体層３に上に形成された絶縁膜をエッチングする。この際、ＲＩＥの異方性エッチングを用いることにより、メモリセル２０の側面に形成された絶縁膜２７のエッチングを抑制し、半導体層３の上に形成された絶縁膜のエッチングを進める。これにより、メモリセル２０および制御ゲート３０の側面の絶縁膜２７を残して、半導体層３の上に形成された絶縁膜を選択的にエッチングすることができる。
半導体層３の上に形成された絶縁膜を完全に除去して半導体層３を露出させることが好ましいが、薄い絶縁膜を残しても良い。例えば、半導体層３の上の絶縁膜の厚さをメモリセル２０の側面に形成された絶縁膜２７よりも薄くすれば良い。
なお、図７（ｂ）に示すように、メモリセル２０と選択ゲート４０との間、および、選択ゲート４０と絶縁膜３３との間の半導体層３の上に形成された絶縁膜も同時に除去される。
次に、制御ゲート３０および選択ゲート４０の上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて絶縁膜３１であるシリコン酸化膜を形成する。プラズマＣＶＤ法は、埋め込み性が良くない堆積方法で堆積すると、隣り合うメモリセル２０の間のような狭い空間における成膜速度が遅い。このため、制御ゲート３０の上部、および、選択ゲート４０の上部にシリコン酸化膜が先に形成され、それらが横方向につながることにより、その下に空隙が形成される。このようにして、隣り合うメモリセル２０の間、メモリセル２０と選択ゲート４０との間に、それぞれ空隙２９および６９が形成される。また、選択ゲート４０と、絶縁膜３３との間にも空隙３９が形成される。なおこの際、半導体層３の上にはシリコン酸化膜が形成されない事が好ましいが、選択ゲート４０の上部においてシリコン酸化膜が横方向につながるまでの間に堆積される程度の、薄いシリコン酸化膜（図示せず）形成しても構わない。
さらに、図８に示すように、絶縁膜３１の上に絶縁膜３５を形成し、さらに、層間絶縁膜３７を形成する。続いて、隣り合う選択ゲート４０の間において、層間絶縁膜３７の上面から、絶縁膜３５、絶縁膜３１、絶縁膜３３および絶縁膜５８、５７を貫通して半導体層３に至るコンタクトホールを形成する。そして、コンタクトホール内に、例えば、ＣＶＤ法を用いてタングステン（Ｗ）を含むコンタクトプラグを形成する。さらに、層間絶縁膜３７の上面にビット線４１を形成して、図１に示すメモリセル部を完成する。
上記の通り、本実施形態では、隣り合うメモリセル２０の間に空隙２９を設けることにより寄生容量を低減する。さらに、隣り合うメモリセル２０の間の半導体層３の上に形成される絶縁膜を除去し、エアギャップ率を向上させる。これにより、メモリセル２０のカップリング比を大きくすることが可能となる。
これにより、ＦＧ構造の高さを下げてその倒壊を防ぐことにより、製造歩留りを向上させることが可能である。また、カップリング比を大きくすることにより、書き込みおよび消去の高速化を図ることができる。さらに、隣り合うメモリセル２０の間の半導体層３を空隙２９に露出させることにより、絶縁膜と半導体層との界面に生じるトラップを減少させる。この結果、書き込み消去の繰り返しにより絶縁膜と半導体層との界面に生じる電荷の蓄積が抑制され、メモリセルトランジスタの電流のカットオフを防ぐことができる。
〔第２の実施形態〕
図９は、第２の実施形態に係る不揮発性記憶装置２００を表す模式断面図である。図９（ａ）は、メモリセルストリング１０のＸ方向に沿った断面を表している。図９（ｂ）は、周辺回路に含まれるトランジスタ２０１の断面を表している。
図９（ａ）に示すように、不揮発性記憶装置２００は、選択ゲート４０のドレイン領域における構造が、図１に示す不揮発性記憶装置１００と相違する。メモリセル２０、制御ゲート３０および選択ゲート４０の構成は、不揮発性記憶装置１００と同じである。また、隣り合うメモリセル２０の間に空隙２９が設けられる。
本実施形態では、半導体層３の上に絶縁膜を残す構造について説明するが、第１の実施形態と同じように、半導体層３の上の絶縁膜を除去しても良い。
選択ゲート４０におけるメモリセル２０とは反対側の領域（ドレイン領域）は、隣り合う２つの選択ゲート４０の間に設けられる。そして、ドレイン領域には、層間絶縁膜３７の上面に設けられたビット線４１と、メモリセルストリング１０と、を電気的に接続するドレインコンタクト４３が設けられる。
ドレイン領域における半導体層３の上には、絶縁膜３３、絶縁膜３１および層間絶縁膜３７が積層される。そして、ドレインコンタクト４３は、層間絶縁膜３７の上面から各絶縁膜を貫通して半導体層３に連通するコンタクトホールの内部に設けられる。
ドレインコンタクト４３は、例えば、タングステン（Ｗ）を含むコンタクトプラグであり、一方の端は半導体層３に設けられたコンタクト領域６５に接し、他方の端はビット線４１に接する。
本実施形態における絶縁膜３３は、選択ゲート４０と、ドレインコンタクト４３と、の間において、選択ゲート４０の側面に、隣り合う２つのメモリセルの間隔よりも狭い幅の空隙７９を介在させて設けられる。また、後述するように、空隙７９を有しない構造とすることも可能である。
隣り合うメモリセル２０の間に空隙２９を介在させる構造では、選択ゲート４０のドレイン領域に設けられる絶縁膜３３と、選択ゲート４０と、の間にも空隙３９が形成される。
例えば、図１に示すように、Ｘ方向における空隙３９の幅が広く形成されると、ドレインコンタクト４３を形成する際に、コンタクトホールと、空隙３９と、が連通することがある。すなわち、メモリセル部の微細化が進みドレイン領域のＸ方向の幅が狭くなると、選択ゲート４０の側にコンタクトホールの位置がずれ、コンタクトホールと空隙３９とがつながる可能性がある。そして、コンタクトホールの内部に金属のコンタクトプラグを形成する際に、空隙３９の内部にも金属層が形成される恐れがある。
空隙３９はＹ方向に延在し、複数のメモリセルストリング１０に跨がって形成される。したがって、空隙３９の内部に形成される金属層は、複数のメモリセルストリング１０の間を短絡させる。
これに対し、本実施形態では、選択ゲート４０と絶縁膜３３との間に空隙が形成されるとしても、例えば、選択ゲート４０の側面に沿った幅の狭い空隙７９であり、ドレインコンタクト４３のコンタクトホールに連通することを防ぐことを可能とする。また、空隙７９は、選択ゲート４０とドレインコンタクト４３との間のリーク電流を減少させる効果も有する。
さらに、図９（ｂ）に示すように、周辺回路に含まれるトランジスタ２０１では、絶縁膜３３と、トランジスタのゲート電極４２と、の間に空隙３９が設けられる。すなわち、トランジスタ２０１は、メモリセル２０および選択ゲート４０と同じ工程で形成され、ゲート絶縁膜として機能するトンネル絶縁膜５と、ポリシリコン層７と、ＩＰＤ膜２１と、ポリシリコン層２３と、シリサイド層２５と、を含む。ポリシリコン層７とポリシリコン層２３とは、ＩＰＤ膜２１に設けられた開口を介して電気的に接続され、ゲート電極４２として機能する。そして、隣り合うゲート電極４２の間には、絶縁膜３３が設けられ、ゲート電極４２と絶縁膜３３との間に空隙３９が形成される。また、絶縁膜３３は、ゲート電極４２の両側に設けられる。したがって、空隙３９は、ゲート電極４２の両側に形成される。
このように、ゲート電極４２の両側に形成される空隙３９は、フリンジ電界を緩和し実効的なチャネル長を伸ばす。このため、短チャネル効果を抑制したトランジスタ２０１を設けることができる。
図１０〜図１３は、第２の実施形態に係る不揮発性記憶装置２００の製造過程を表す模式断面図である。図１０（ａ）〜図１３（ｂ）は、それぞれメモリセルストリング１０の延在方向（Ｘ方向）に沿った断面を表している。
本実施形態に係る製造方法では、図５（ａ）に示す工程まで第１実施形態の製造過程と同じである。したがって、図１０（ａ）は、図５（ａ）に続く製造過程を表している。
図１０（ａ）に示すように、メモリセル２０および選択ゲート４０の上を覆うレジストマスク７１を形成する。レジストマスク７１は、隣り合う選択ゲート４０の間に開口を有する。本実施形態では、例えば、レジストマスク７１の開口を介して不純物をイオン注入し、選択ゲート４０と半導体層３との間に形成される選択トランジスタの閾値電圧を調整することができる。
次に、図１０（ｂ）に示すように、レジストマスク７１をマスクとして、例えば、ＲＩＥ法またはウエットエッチングにより絶縁膜５７を選択的に除去する。この際、選択ゲート４０の上面に設けられた絶縁膜２７の一部も除去され、絶縁膜４７の一部が露出する。
次に、図１１（ａ）に示すように、ウェットエッチングまたはＣＤＥ法を用いて選択ゲート４０の側面４０ａに残る犠牲膜５３を除去する。このとき、隣り合う選択ゲート４０の間以外に形成された犠牲膜５３は除去されない。ただし、選択ゲート４０の上に形成された絶縁膜４７はシリコン窒化膜であり、その一部はエッチングされる。
次に、図１１（ｂ）に示すように、絶縁膜７３およびエッチングストッパーである絶縁膜７５を形成し、選択ゲート４０の間を埋め込む絶縁膜３３を形成する。絶縁膜３３には、例えば、犠牲膜５３に対してウェットエッチングの選択性が得られるシリコン酸化膜を用いる。そして、絶縁膜７５には、シリコン酸化膜に対してエッチングの選択性を有するシリコン窒化膜を用いる。
絶縁膜３３は、メモリセル２０および選択ゲート４０の上、および、凹部５５の内部に形成される。そして、ＣＭＰ法を用いて平坦化処理を行い、メモリセル２０および選択ゲート４０の上に形成された部分を除去し、凹部５５の内部に形成された絶縁膜３３を残す。
次に、図１２（ａ）に示すように、絶縁膜７５、絶縁膜７３および犠牲膜５３の上部をＲＩＥ法を用いて除去し、ポリシリコン層２３の上面を露出させる。
続いて、図１２（ｂ）に示すように、ウェットエッチングまたはＣＤＥ法を用いて犠牲膜５３を除去する。例えば、犠牲膜５３にシリコン窒化膜を用いた場合には、絶縁膜３３の下部の絶縁膜７５を除いて、シリコン窒化膜を含む部分が除去される。
次に、図１３（ａ）に示すように、ポリシリコン層２３の上部をシリサイド化する。例えば、Ｎｉ、Ｔｉ、Ｃｏ、Ｐｔ、Ｐｄ、ＴａおよびＭｏのうちの少なくとも１つを含む金属層をポリシリコン層２３の上に形成し熱処理することにより、ポリシリコン層２３をシリサイド化する。
続いて、図１３（ｂ）に示すように、制御ゲート３０、選択ゲート４０および絶縁膜３３の上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン酸化膜３１を形成する。これにより、隣り合うメモリセル２０の間、メモリセル２０と選択ゲート４０との間に、および、選択ゲート４０と絶縁膜３３との間に、それぞれ空隙２９、６９および７９が形成される。選択ゲート４０と絶縁膜３３との間に形成される空隙７９は、選択ゲート４０の側面４０ａに形成された絶縁膜７５を除去した後の空間であるから、選択ゲート４０の側面４０ａに沿った狭い幅の空隙となる。例えば、絶縁膜７５の膜厚を、隣り合うメモリセル２０の間隔よりも薄くすれば、その間隔よりも狭い空隙７９を形成できる。
さらに、絶縁膜３１の上に絶縁膜３５を形成し、その上に層間絶縁膜３７を形成する。続いて、隣り合う選択ゲート４０の間において、層間絶縁膜３７の上面から、絶縁膜３５、絶縁膜３１、絶縁膜３３および絶縁膜７５、７３を貫通して半導体層３に至るコンタクトホールを形成する。そして、コンタクトホール内に、例えば、ＣＶＤ法を用いてタングステン（Ｗ）を含むコンタクトプラグを形成する。さらに、層間絶縁膜３７の上面にビット線４１を形成して、図９（ａ）に示すメモリセル部を完成する。
例えば、上記の製造過程において、図１１（ｂ）に示す絶縁膜７５として、犠牲膜５３に対してエッチングの選択性を有する材料を用いた絶縁膜を用いれば、空隙７９が形成されることはない。すなわち、選択ゲート４０と絶縁膜３３との間に空隙の無い構造を実現することができる。
また、周辺回路が設けられる部分では、図１０に示すレジストマスク７１に開口を設けない。周辺回路のトランジスタでは、ゲート電極４２が選択ゲート４０と同構造である。そして、ゲート電極４２の側面には、犠牲膜５３が残り、最終的に空隙３９が形成される。
上記の通り、本実施形態では、選択ゲート４０の側面４０ａに形成される犠牲膜５３を選択的に除去することにより、選択ゲート４０とドレインコンタクト４３との間に形成される空隙の幅を狭くすることが可能である。これにより、隣接するメモリセルストリングの短絡を防ぐことが可能となる。そして、隣り合う選択ゲート間の距離を狭めることが可能となり、メモリセル部の面積を縮小することができる。すなわち、不揮発性記憶装置の大容量化または製造コストの低減に寄与できる。
さらに、周辺回路に用いるトランジスタのゲート電極の近傍に空隙を形成することにより、フリンジ電界を緩和させ実効チャネル長を伸ばすことが可能となる。これにより、短チャネル効果を抑制し、トランジスタ特性を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明は以下の態様を含む。
（付記１）
第１の方向に延在する半導体層と、前記半導体層上に並設された複数のメモリセルと、を有するメモリセルストリングと、
前記複数のメモリセルのそれぞれの上に設けられ、前記第１の方向に交差する第２の方向に延在する制御ゲートと、
前記複数のメモリセルの前記第１の方向に交差するそれぞれの側面と、前記制御ゲートの側面と、を覆う第１の絶縁膜と、
前記メモリセルストリングにドレインコンタクトを介して電気的に接続されたビット線と、
前記複数のメモリセルと、前記ドレインコンタクトと、の間に設けられ、前記第２の方向に延在する選択ゲートと、
前記複数のメモリセルのうちの隣り合う２つのメモリセルの上にそれぞれ設けられた前記制御ゲートの上部を覆う第２の絶縁膜であって、前記隣り合う２つのメモリセルの側面の間に空隙を介在させるように設けられた第２の絶縁膜と、
前記選択ゲートと、前記ドレインコンタクトと、の間に設けられた第３の絶縁膜であって、前記選択ゲートとの間に空隙を有しないように設けられた第３の絶縁膜、または、前記選択ゲートの側面に前記隣り合う２つのメモリセルの間隔よりも狭い幅の空隙を介在させて設けられた第３の絶縁膜と、
を備えた不揮発性記憶装置。
３・・・半導体層、 ５・・・トンネル絶縁膜、 ７、２３・・・ポリシリコン層、 １０・・・メモリセルストリング、 １１・・・メモリセル部、 １２・・・周辺回路、 １３・・・ロウデコーダ、 １４・・・コントローラ、 １５・・・データ入出力バッファ、 １６・・・ヒューズ、 １７・・・電圧発生回路、 １８・・・周辺回路、 ２０・・・メモリセル、 ２１・・・ＩＰＤ膜、 ２５・・・シリサイド層、 ２７、３１、３３、３５、４７、５７、５８、７３、７５・・・絶縁膜、 ２９、３９、６９、７９・・・空隙、 ３０・・・制御ゲート、 ３７・・・層間絶縁膜、 ４０・・・選択ゲート、 ４０ａ・・・側面、 ４１・・・ビット線、 ４２・・・ゲート電極、 ４３・・・ドレインコンタクト、 ５１・・・素子分離絶縁膜、 ５３・・・犠牲膜、 ５５・・・凹部、 ６５・・・コンタクト領域、 ７１・・・レジストマスク、 １００、２００・・・不揮発性記憶装置、 ２０１・・・トランジスタ

Claims (6)

  1. 第１の方向に延在する半導体層と、前記半導体層上に並設された複数のメモリセルと、を有するメモリセルストリングと、
    前記複数のメモリセルのそれぞれの上に設けられ、前記第１の方向に交差する第２の方向に延在する制御ゲートと、
    前記複数のメモリセルの前記第１の方向に交差するそれぞれの側面と、前記制御ゲートの側面と、を覆う第１の絶縁膜と、
    前記複数のメモリセルのうちの隣り合う２つのメモリセルの上にそれぞれ設けられた前記制御ゲートの上部を覆う第２の絶縁膜であって、前記隣り合う２つのメモリセルの側面の間に空隙を介在させるように設けられた第２の絶縁膜と、
    を備え、
    前記隣り合う２つのメモリセルの間の前記半導体層は、前記空隙に露出するか、
    または、前記隣り合う２つのメモリセルの間の半導体層の上の絶縁膜の厚さは、前記第１の絶縁膜よりも薄い不揮発性記憶装置であって、
    前記メモリセルストリングにドレインコンタクトを介して電気的に接続されたビット線と、
    前記複数のメモリセルと、前記ドレインコンタクトと、の間に設けられ、前記第２の方向に延在する選択ゲートと、
    前記選択ゲートと、前記ドレインコンタクトと、の間に、前記選択ゲートの側面に前記隣り合う２つのメモリセルの間隔よりも狭い幅の空隙を介在させて設けられた第３の絶縁膜と、
    をさらに備え、
    前記ビット線は、前記第２の絶縁膜および前記第３の絶縁膜を覆う層間絶縁膜の上に設け、
    前記ドレインコンタクトは、前記層間絶縁膜および前記第３の絶縁膜を貫通して前記半導体層に接し、
    前記ドレインコンタクトは、前記層間絶縁膜および前記第３の絶縁膜を貫通したコンタクトホールの内部に設けられたタングステンを含むコンタクトプラグである不揮発性記憶装置。
  2. 第１の方向に延在する半導体層と、前記半導体層上に並設された複数のメモリセルと、を有するメモリセルストリングと、
    前記複数のメモリセルのそれぞれの上に設けられ、前記第１の方向に交差する第２の方向に延在する制御ゲートと、
    前記複数のメモリセルの前記第１の方向に交差するそれぞれの側面と、前記制御ゲートの側面と、を覆う第１の絶縁膜と、
    前記複数のメモリセルのうちの隣り合う２つのメモリセルの上にそれぞれ設けられた前記制御ゲートの上部を覆う第２の絶縁膜であって、前記隣り合う２つのメモリセルの側面の間に空隙を介在させるように設けられた第２の絶縁膜と、
    を備え、
    前記隣り合う２つのメモリセルの間の前記半導体層は、前記空隙に露出するか、
    または、前記隣り合う２つのメモリセルの間の半導体層の上の絶縁膜の厚さは、前記第１の絶縁膜よりも薄い不揮発性記憶装置。
  3. 前記メモリセルストリングにドレインコンタクトを介して電気的に接続されたビット線と、
    前記複数のメモリセルと、前記ドレインコンタクトと、の間に設けられ、前記第２の方向に延在する選択ゲートと、
    前記選択ゲートと、前記ドレインコンタクトと、の間に、前記選択ゲートの側面に前記隣り合う２つのメモリセルの間隔よりも狭い幅の空隙を介在させて設けられた第３の絶縁膜と、
    をさらに備えた請求項２記載の不揮発性記憶装置。
  4. 前記ビット線は、前記第２の絶縁膜および前記第３の絶縁膜を覆う層間絶縁膜の上に設けられる請求項２または３に記載の不揮発性記憶装置。
  5. 前記ドレインコンタクトは、前記層間絶縁膜および前記第３の絶縁膜を貫通して前記半導体層に接する請求項４記載の不揮発性記憶装置。
  6. 第１の方向に延在する半導体層と、前記半導体層上に並設された複数のメモリセルと、を含むメモリセルストリングと、
    前記複数のメモリセルのそれぞれの上に設けられ、前記第１の方向に交差する第２の方向に延在する制御ゲートと、
    前記複数のメモリセルの両側にそれぞれ設けられ、前記第２の方向に延在する選択ゲートと、
    を有する不揮発性記憶装置の製造方法であって、
    前記メモリセルの前記第１の方向と交差する側面に第１の絶縁膜を形成する工程と、
    前記複数のメモリセルの間において、前記半導体層の上に形成された絶縁膜をエッチングし、前記半導体層の表面を露出させるか、または、前記半導体層の上に形成された前記絶縁膜の厚さを前記第１の絶縁膜よりも薄くする工程と、
    前記制御ゲートの上部を覆う第２の絶縁膜を形成し、前記複数のメモリセルの前記第１の方向に交差する側面の間に空隙を形成する工程と、
    を備えた不揮発性記憶装置の製造方法。
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