KR101455451B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents
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Abstract
일 실시 형태에 따르면, 불휘발성 반도체 기억 장치는 실리콘을 포함하는 기판과, 복수의 메모리 셀과, 절연막을 포함한다. 상기 기판은 실리콘을 포함한다. 상기 복수의 메모리 셀은 상기 기판 상에 간격을 두고 설치된다. 상기 절연막은 상기 메모리 셀의 측벽에 설치된다. 상기 절연막은, 상기 메모리 셀 사이에 설치된 공극부의 상방에서, 상기 메모리 셀들 중 인접하는 메모리 셀을 향해 돌출하는 돌출부를 포함한다.
Description
본 출원은 2011년 2월 25일자로 출원된 일본 특허 출원 제2011-039282호를 기초로 하여 우선권을 주장하며, 그 전체 내용은 본 명세서에 참조로서 원용된다.
본 명세서에서 설명되는 실시 형태는 일반적으로 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
NAND형 플래시 메모리 등의 불휘발성 반도체 기억 장치에 설치되는 메모리 셀은, 부유(floating) 게이트와 제어 게이트가 게이트간 절연막을 개재하여 적층되는 적층 게이트 구조를 갖는다.
여기서, 미세화가 진행됨에 따라, 인접하는 부유 게이트 사이의 치수가 감소된다. 이 부분에 발생하는 기생 용량이 불휘발성 반도체 기억 장치의 동작 특성에 주는 영향을 무시할 수 없게 되었다.
그 때문에, 인접하는 메모리 셀 사이에 공극부를 설치하여 메모리 셀 사이에 발생하는 기생 용량을 저감시키는 불휘발성 반도체 기억 장치가 제안되어 있다.
그러나, 제어 게이트 상방에 절연막을 형성하는 공정에서, 공극부에 절연물이 침입하는 것을 억제할 수 없다.
그 때문에, 메모리 셀 사이에 발생하는 기생 용량이 증가하여, 불휘발성 반도체 기억 장치의 동작 특성의 향상을 방해할 수 있다.
또한, 메모리 셀의 형상 및 메모리 셀 간의 치수의 변동, 및 절연막을 형성하는 프로세스의 변동의 영향으로, 공극부에 침입하는 절연물의 양이 변화된다. 따라서, 메모리 셀 사이의 공극부에 의해 점유되는 비율이 변동된다. 그 결과, 불휘발성 반도체 기억 장치의 동작 특성이 불안정하게 될 수 있다.
개략적으로, 일 실시 형태에 따르면, 불휘발성 반도체 기억 장치는 실리콘을 포함하는 기판과, 복수의 메모리 셀과, 절연막을 포함한다. 상기 기판은 실리콘을 포함한다. 상기 복수의 메모리 셀은 상기 기판 상에 간격을 두고 설치된다. 상기 절연막은 상기 메모리 셀의 측벽에 설치된다. 상기 절연막은, 상기 메모리 셀 사이에 설치된 공극부의 상방에서, 상기 메모리 셀들 중 인접하는 메모리 셀을 향해 돌출하는 돌출부를 포함한다.
도 1은 제1 실시 형태에 따른 불휘발성 반도체 기억 장치를 예시하는 모식 부분 단면도이다.
도 2a 내지 도 3d는 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 모식 공정 단면도이다.
도 2a 내지 도 3d는 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 모식 공정 단면도이다.
이하, 도면을 참조하여 실시 형태에 대해서 예시를 한다. 도면에서, 유사한 구성 요소에는 동일한 부호를 붙이고, 상세한 설명은 적절히 생략한다.
[제1 실시 형태]
도 1은 제1 실시 형태에 따른 불휘발성 반도체 기억 장치를 예시하는 모식 부분 단면도이다.
여기서, 도 1은 주로 메모리 셀(6) 부분을 나타내고, 불휘발성 반도체 기억 장치(1)에 설치되는 알려진 워드선, 비트선, 컨택트, 소자 분리 절연막, 주변 회로부 등은 생략하고 있다.
또한, 도 1은 비트선 방향(채널 길이 방향)의 단면을 나타낸다.
도 1에 도시한 바와 같이, 복수의 메모리 셀(6)이 기판(7) 상에 간격을 두고 설치되어 있다. 메모리 셀(6)은 터널 절연막(2), 부유 게이트(3), 게이트간 절연막(4), 및 제어 게이트(5)를 포함하고, 이들은 이 순서로 적층되어 있다. 또한, 메모리 셀(6)은, 실리콘을 포함하는 기판(7)의 상층부에 형성되어 있다. 메모리 셀(6)은 도시하지 않은 소자 분리 절연막으로 둘러싸인 활성 에리어(active area)(소자 형성 영역, 또는 활성 영역)(7a) 상에 설치되어 있다. 여기서, 도시하지 않은 소자 분리 절연막은, 기판(7)에 형성된 홈에 산화실리콘 등의 절연물을 매립함으로써 형성되어 있다.
터널 절연막(2)은 기판(7) 상에 설치되어 있다. 이 경우, 터널 절연막(2)은 활성 에리어(7a) 상에 설치되어 있다. 터널 절연막(2)은 예를 들어 두께가 대략 3-15 nm의 실리콘 산화막 또는 실리콘 산질화막일 수 있다.
부유 게이트(3)는 터널 절연막(2) 상에 설치되어 있다. 부유 게이트(3)는 예를 들어 두께가 대략 10-500 nm의 폴리실리콘막일 수 있다. 이 경우, 도전성을 제공하기 위해, 부유 게이트(3)에는 예를 들어 인 또는 비소가 대략 1018-1021 atoms/cm3의 농도로 도핑될 수 있다.
게이트간 절연막(4)은 부유 게이트(3) 상에 설치되어 있다. 게이트간 절연막(4)은 예를 들어 두께가 대략 5-30 nm의 절연막일 수 있다. 이 경우, 게이트간 절연막(4)은 예를 들어 실리콘 산화막 또는 실리콘 산질화막일 수 있다. 대안적으로, 게이트간 절연막(4)은 예를 들어 실리콘 산화막/실리콘 질화막/실리콘 산화막(ONO막)의 적층막일 수 있다.
제어 게이트(5)는 게이트간 절연막(4) 상에 설치되어 있다. 제어 게이트(5)는 예를 들어 두께가 대략 10-500 nm의 폴리실리콘막일 수 있다. 이 경우, 도전성을 제공하기 위해, 제어 게이트(5)에는 예를 들어 인, 비소, 또는 붕소가 대략 1018-1021 atoms/cm3의 농도로 도핑될 수 있다.
대안적으로, 형성된 폴리실리콘막 상에 예를 들어 W, Ni, Mo, Ti, 또는 Co의 금속막이 형성되고, 그 후 열처리에 의해 실리사이드막으로 될 수 있다. 따라서, 제어 게이트(5)는 실리사이드막과 폴리실리콘막이 적층된 적층 구조를 갖도록 구성될 수 있다.
대안적으로, 제어 게이트(5)는 금속막과 폴리실리콘막이 적층된 적층 구조를 갖도록 구성될 수 있다. 대안적으로, 제어 게이트(5)는 금속막과, 실리사이드막과, 폴리실리콘막이 적층된 적층 구조를 갖도록 구성될 수 있다.
터널 절연막(2)의 양측에는, 예를 들어 n형 확산층으로 이루어진 소스/드레인 영역(8)이 설치되어 있다. 소스/드레인 영역(8)은 인접하는 메모리 셀에 의해 공유된다. 터널 절연막(2) 하방의 소스/드레인 영역(8) 사이의 영역은 채널 영역을 구성한다.
메모리 셀(6)의 상방에는 절연막(10)이 설치되어 있다.
절연막(10)은 주로 제어 게이트(5)의 상면을 덮도록 설치되어 있다. 절연막(10)은 예를 들어 실리콘 산화막 또는 실리콘 산질화막일 수 있다.
인접하는 메모리 셀(6) 사이에는 절연부(11)가 설치되어 있다.
절연부(11)는 절연막(12)과 공극부(air gap)(13)를 포함한다.
절연막(12)은 메모리 셀(6)의 측벽, 및 메모리 셀(6) 사이의 기판(7)의 표면을 덮도록 형성되어 있다. 절연막(12)은, 메모리 셀(6)을 보호하여 신뢰성을 향상시키도록 설치되어 있다. 절연막(12)은 예를 들어 실리콘 산화막 또는 실리콘 산질화막일 수 있다. 이 경우, 절연막(12)은, 절연막(10)과 같은 재질 또는 절연막(10)과 다른 재질로 이루어질 수 있다. 절연막(12)에서, 적어도 부유 게이트(3)의 측벽에 형성된 부분의 두께는 거의 일정하게 되어, 적어도 인접하는 부유 게이트(3) 사이에는 공극부(13)가 형성된다.
공극부(13)는 절연막 등의 매립물(filling)이 존재하지 않는 영역이다. 여기서, 공극부(13)는 공기 등의 기체를 포함할 수 있거나, 또는 진공(대기압보다 낮은 압력의 공간)일 수 있다.
이와 같이 제공된 공극부(13)는 인접하는 부유 게이트(3) 사이에 발생하는 기생 용량을 저감시킬 수 있다. 그 때문에, 터널 절연막(2)에 인가되는 전압을 크게 할 수 있다. 따라서, 데이터의 기입 속도를 보다 빠르게 할 수 있다.
공극부(13)는 적어도 부유 게이트(3)에 대면하는 위치에 설치되어 있으면 좋다. 그러나, 터널 절연막(2), 게이트간 절연막(4) 및 제어 게이트(5)에 대면하는 위치에 공극부(13)를 설치하는 것도 가능하다.
여기서, 제어 게이트(5) 상방에 절연막(10)을 형성할 때, 공극부(13)에도 절연물이 침입하면, 기생 용량의 저감이 이루어지지 않을 수 있다.
또한, 메모리 셀(6)의 형상 및 메모리 셀(6) 사이의 치수의 변동, 및 절연막(10)을 형성하는 프로세스의 변동의 영향으로, 공극부(13)에 침입하는 절연물의 양도 변동된다. 그 때문에, 메모리 셀(6) 사이에 공극부(13)에 의해 점유되는 비율이 변동되게 된다. 이로 인해, 불휘발성 반도체 기억 장치(1)의 동작 특성이 불안정하게 될 수 있다.
따라서, 불휘발성 반도체 기억 장치(1)에서는, 절연막(12)은 메모리(6) 사이에 형성된 공극부(13) 상방에서, 인접하는 메모리 셀(6)을 향해 돌출하는 돌출부(12a)를 포함하도록 구성된다.
즉, 공극부(13) 상방에 형성되는 간극이 좁아지도록 절연막(12)에 돌출부(12a)를 설치한다.
이와 같이 절연막(12)에 제공되는 돌출부(12a)는, 제어 게이트(5) 상방에 절연막(10)을 형성할 때, 공극부(13)에 절연물이 침입하는 것을 억제할 수 있다.
도 1에 예시된 예에서는, 돌출부(12a)는 제어 게이트(5)의 하면의 상방에 설치되어 있다.
그러나, 인접하는 부유 게이트(3) 사이에 발생하는 기생 용량을 저감시키는 것을 고려하면, 돌출부(12a)는 부유 게이트(3)의 상면의 상방에 설치되어 있으면 좋다.
도 1에 예시된 예에서는, 인접하는 메모리 셀(6)의 측벽에 형성된 절연막(12)에 돌출부(12a)가 서로 대면하도록 설치되어 있다.
이 경우, 돌출부(12a) 사이의 치수 L2은 메모리 셀(6) 사이의 치수 L1의 1/2 이하로 할 수 있다.
이렇게 하면, 공극부(13)에 절연물이 침입함으로써 발생할 수 있는 동작 특성에 대한 영향을 억제할 수 있다. 여기서, 치수 L2은 인접하는 돌출부(12a) 사이의 최소 치수로 설정될 수 있다.
그러나, 돌출부(12a)는 인접하는 메모리 셀(6) 사이에서 적어도 하나의 절연막(12)에 설치되어 있으면 좋다.
즉, 돌출부(12a)를 설치함으로써, 공극부(13)의 상방에 형성된 간극의 치수(예를 들어, 전술한 치수 L2가 이 치수의 일례에 상당함)는 메모리 셀(6) 사이의 치수 L1의 1/2 이하로 할 수 있다.
상기에서는, 일례로서, 절연막(10)과 절연부(11)를 별도로 도시한다. 그러나, 절연막(10)과 절연부(11)는 일체로 설치되어도 좋다.
상기에서는, 일례로서, 절연막(12)에 돌출부(12a)가 설치된다. 그러나, 절연막(10)에 돌출부가 설치되는 것도 가능하다.
즉, 메모리 셀(6) 사이에 형성된 공극부(13)의 상방에서, 메모리 셀(6)의 측벽에 형성된 절연막(절연막(12) 및 절연막(10) 중 적어도 하나의 절연막)에, 인접하는 메모리 셀(6)을 향해 돌출하는 돌출부가 설치되어 있으면 좋다.
본 실시 형태에 따르면, 절연막에 돌출부를 설치한다. 따라서, 공극부(13)의 형상 및 치수를 안정되게 할 수 있다. 그 때문에, 기생 용량의 저감을 도모할 수 있으므로, 동작 특성의 향상을 도모할 수 있다. 또한, 동작 특성의 안정화를 도모할 수도 있다.
[제2 실시 형태]
도 2a 내지 도 3d은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 모식 공정 단면도이다.
여기서, 도 2a 내지 도 3d는 비트선 방향(채널 길이 방향)의 단면을 나타낸다.
불휘발성 반도체 기억 장치(1)의 제조에서는, 예를 들어, 활성 에리어, 워드선, 비트선, 소자 분리 절연막, 컨택트 및 주변 회로부가 또한 형성된다. 그러나, 이들의 형성은 알려진 기술에 기초할 수 있다.
따라서, 여기서는 이들의 설명을 생략하고, 주로 메모리 셀(6), 절연막(10) 및 절연부(11)의 형성에 대해 예시한다.
우선, 실리콘을 포함하고 원하는 불순물이 도핑된 기판(7) 상에, 터널 절연막(2)을 구성하는 막을 형성한다.
터널 절연막(2)을 구성하는 막의 형성은 예를 들어 열산화법을 이용해서 행해질 수 있다.
터널 절연막(2)을 구성하는 막은 예를 들어 두께가 대략 3-15 nm의 실리콘 산화막 또는 실리콘 산질화막일 수 있다.
다음, 터널 절연막(2)을 구성하는 막 위에, 부유 게이트(3)를 구성하는 막을 형성한다.
부유 게이트(3)를 구성하는 막의 형성은, 예를 들어, LPCVD(low pressure chemical vapor deposition) 법을 이용해서 행해질 수 있다.
부유 게이트(3)를 구성하는 막은, 예를 들어 두께가 대략 10-500 nm의 폴리실리콘 막일 수 있다.
이 경우, 도전성을 제공하기 위해, 부유 게이트(3)를 구성하는 막에는, 예를 들어 인 또는 비소가 대략 1018-1021 atoms/cm3의 농도로 도핑될 수 있다.
다음, 부유 게이트(3)를 구성하는 막 위에, 게이트간 절연막(4)을 구성하는 막을 형성한다.
게이트간 절연막(4)을 구성하는 막의 형성은, 예를 들어 LPCVD법을 이용해서 행해질 수 있다.
게이트간 절연막(4)을 구성하는 막은, 예를 들어 두께가 대략 5-30 nm의 실리콘 산화막, 실리콘 산질화막, 또는 ONO막일 수 있다.
다음, 게이트간 절연막(4)을 구성하는 막 위에, 제어 게이트(5)를 구성하는 막을 형성한다.
제어 게이트(5)를 구성하는 막의 형성은, 예를 들어 LPCVD법을 이용해서 행해질 수 있다.
제어 게이트(5)를 구성하는 막은, 예를 들어 두께가 대략 10-500 nm의 폴리실리콘 막일 수 있다.
이 경우, 도전성을 제공하기 위해, 제어 게이트(5)를 구성하는 막에는 예를 들어 인, 비소, 또는 붕소가 대략 1018-1021 atoms/cm3의 농도로 도핑될 수 있다.
다음, 제어 게이트(5)를 구성하는 막 위에, 에칭 처리 시에 하드 마스크(14)를 구성하는 막을 형성한다.
하드 마스크(14)를 구성하는 막의 형성은, 예를 들어 CVD법을 이용해서 행해질 수 있다.
하드 마스크(14)를 구성하는 막은, 예를 들어 실리콘 질화막일 수 있다.
그 후, PEP(photo-engraving process) 및 RIE(reactive ion etching)법을 이용해서 메모리 셀(6)을 형성한다.
이렇게 하고, 실리콘을 포함하는 기판(7) 상에 간격을 두고 복수의 메모리 셀(6)을 형성된다.
그리고, 형성된 메모리 셀(6)의 양측에 n형 불순물을 주입하여, 소스/드레인 영역(8)을 형성한다.
다음, 도 2a에 도시한 바와 같이, 절연부(11)의 절연막(12)을 구성하는 막을 형성한다.
절연막(12)을 구성하는 막의 형성은, 예를 들어 CVD법을 이용해서 행해질 수 있다.
절연막(12)을 구성하는 막은, 예를 들어 실리콘 산화막 또는 실리콘 산질화막일 수 있다.
다음, 도 2b에 도시한 바와 같이, 메모리 셀(6) 사이에 희생막(16)을 형성한다.
희생막(16)의 형성은 예를 들어 LPCVD법을 이용해서 행해질 수 있다.
희생막(16)은 예를 들어 실리콘 질화막일 수 있다.
희생막(16)의 재질은 특별히 한정되지 않는다. 그러나, 희생막(16)은 절연막(12), 및 후술하는 절연막(17)과는 다른 재질로 이루어진다. 이 경우, 희생막(16)의 제거가 용이해지도록, 희생막(16)은 절연막(12) 및 절연막(17)에 대한 선택비(selection ratio)가 큰 재료로 이루어지는 것이 바람직하다.
다음, 도 2c에 도시한 바와 같이, CMP(chemical mechanical polishing) 법을 이용해서 표면 전체를 평탄화한다.
그리고, 예를 들어 RIE법을 이용해서 메모리 셀(6) 사이에 형성된 절연막(12) 및 희생막(16)의 상면을 후퇴시킨다(set back).
이 경우, 절연막(12)의 상면 위치가 절연부(11)의 상면 위치를 구성한다.
다음, 도 2d에 도시한 바와 같이, 예를 들어 RIE법을 이용해서 희생막(16)의 상면을 더 후퇴시킨다.
이 경우, 희생막(16)의 상면 위치가 돌출부(12a)의 하면 위치를 구성한다.
예를 들어, 도 2d에 도시한 바와 같이, 제어 게이트(5)의 하면 위치까지 희생막(16)의 상면을 후퇴시키도록 할 수 있다.
그러나, 희생막(16)의 상면 위치는 이에 한정되는 것은 아니고, 부유 게이트(3)의 상면의 상방에 설치되고 있으면 좋다.
다음, 도 3a에 도시한 바와 같이, 절연막(17)을 컨포멀하게(conformally) 형성한다.
즉, 메모리 셀(6)의 측벽 및 희생막(16)의 상면에 절연막을 형성한다.
예를 들어, TEOS(tetraethyl orthosilicate) 및 산소 가스를 이용한 플라즈마 CVD법 등에 의해 절연막(17)을 형성할 수 있다.
이 때, 절연막(17)과 절연막(12)이 일체화되어, 절연부(11)의 상부가 형성되게 된다.
다음, 도 3b에 도시한 바와 같이, 희생막(16)의 상면에 형성된 절연막(17)을 선택적으로 제거하고, 희생막(16)의 상면을 노출시킨다.
이 때, 희생막(16)의 상면에 형성된 절연막(17)의 일부를 제거하여, 인접하는 메모리 셀(6)을 향해 돌출하는 돌출부(12a)를, 절연막(17)과 일체화된 절연막(12)에 형성한다.
절연막(17)의 선택적인 제거는 예를 들어 RIE법을 이용해서 행해질 수 있다.
여기서, 희생막(16)의 상면에 형성된 절연막(17)의 일부를 제거하는 위치는 적절하게 변경될 수 있다.
이 경우, 희생막(16)의 상면의 중앙 부분에 위치된 절연막(17)을 제거함으로써, 서로 대면하는 돌출부(12a)를 형성할 수 있다. 절연막(17)을 제거하는 위치를 어긋나게(shifting) 함으로써, 예를 들어, 일 측에서 돌출하는 돌출부(12a)를 형성할 수 있다.
다음, 도 3c에 도시한 바와 같이, 희생막(16)을 선택적으로 제거한다.
희생막(16)을 선택적으로 제거함으로써, 절연막(12)과 공극부(13)를 포함하는 절연부(11)가 형성된다.
희생막(16)의 선택적인 제거는 예를 들어 습식 에칭법에 의해 행해질 수 있다.
이렇게 하면, 공극부(13)를 안정적으로 형성할 수 있다.
다음, 도 3d에 도시한 바와 같이, 메모리 셀(6)의 상방에 절연막(10)을 형성한다.
절연막(10)을 형성함으로써, 절연막(10)과 절연부(11)가 일체적으로 형성된다.
이 때, 이미 설치된 돌출부(12a)가, 절연막(10)을 형성할 때, 공극부(13)에 절연물이 침입하는 것을 억제할 수 있다.
또한, 커버리지(coverage)를 저하시키도록 성막 조건을 제어함으로써, 공극부(13)에 절연물이 침입하는 것을 또한 억제할 수 있다.
예를 들어, 플라즈마 CVD법에서, 가스의 공급량을 증가시키고 SiH4에 대한 N2O의 양을 증가시킴으로써, 커버리지를 저하시킬 수 있다.
본 실시 형태에 따르면, 공극부(13)의 상방에 돌출부(12a)가 설치된 불휘발성 반도체 기억 장치(1)를 용이하게 제조할 수 있다.
또한, 형상 및 치수가 균일한(uniform) 공극부(13)를 메모리 셀(6) 사이에 용이하고 안정적으로 형성할 수 있다.
이상 예시한 실시 형태에 따르면, 동작 특성의 향상을 도모할 수 있는 불휘발성 반도체 기억 장치 및 그 제조 방법을 실현할 수 있다.
몇 개의 실시 형태를 설명했지만, 이들 실시 형태는, 예로서만 제시한 것이며, 발명의 범위를 한정하고자 의도하지는 않는다. 본 명세서에 설명된 신규한 실시 형태는 다른 다양한 형태로 구현되는 것이 가능하고; 또한, 발명의 요지를 일탈하지 않는 범위에서, 여기에 설명된 실시 형태로 다양한 생략, 치환 및 변경을 행할 수 있다. 첨부된 청구범위 및 그 균등물은 본 발명의 범위 및 요지에 포함되는 이러한 형태 또는 변형예를 커버하도록 의도된다.
예를 들어, 불휘발성 반도체 기억 장치(1)에 포함되는 요소의 형상, 치수, 재질, 배치 및 수는 예시된 것들에 한정되지 않고, 적절히 변경하는 것이 가능하다.
1: 불휘발성 반도체 기억 장치
2: 터널 절연막
3: 부유 게이트
4: 게이트간 절연막
5: 제어 게이트
2: 터널 절연막
3: 부유 게이트
4: 게이트간 절연막
5: 제어 게이트
Claims (20)
- 불휘발성 반도체 기억 장치로서,
실리콘을 포함하는 기판과,
상기 기판 상에 간격을 두고 설치된 복수의 메모리 셀과,
상기 메모리 셀의 측벽에 설치된 절연막을 포함하고,
상기 절연막은,
상기 메모리 셀 사이에 설치된 공극부의 하방에서 상방에 걸쳐, 상기 메모리 셀의 측벽, 및 상기 메모리 셀 사이의 상기 기판의 표면에 형성된 제1 실리콘 산화막과,
상기 메모리 셀 사이에 설치된 상기 공극부의 상방에서, 상기 제1 실리콘 산화막 상에 형성된, 인접하는 상기 메모리 셀을 향해 돌출한 돌출부를 형성하고, 상기 제1 실리콘 산화막과 동일한 재료를 사용한 제2 실리콘 산화막을 갖는,
불휘발성 반도체 기억 장치. - 제1항에 있어서,
상기 메모리 셀은,
상기 기판 상에 설치된 터널 절연막과,
상기 터널 절연막 상에 설치된 부유 게이트와,
상기 부유 게이트 상에 설치된 게이트간 절연막과,
상기 게이트간 절연막 상에 설치된 제어 게이트를 포함하고,
상기 돌출부는 상기 부유 게이트의 상면의 상방에 설치되는, 불휘발성 반도체 기억 장치. - 제1항에 있어서,
상기 메모리 셀은,
상기 기판 상에 설치된 터널 절연막과,
상기 터널 절연막 상에 설치된 부유 게이트와,
상기 부유 게이트 상에 설치된 게이트간 절연막과,
상기 게이트간 절연막 상에 설치된 제어 게이트를 포함하고,
상기 돌출부는 상기 제어 게이트의 하면의 상방에 설치되는, 불휘발성 반도체 기억 장치. - 제1항에 있어서, 상기 돌출부를 설치함으로써 상기 공극부의 상방에 설치된 간극의 치수는 상기 메모리 셀 사이의 치수의 1/2 이하로 되는, 불휘발성 반도체 기억 장치.
- 제1항에 있어서, 상기 돌출부는 상기 메모리 셀 사이에서 서로 대면하도록 상기 절연막에 설치되는, 불휘발성 반도체 기억 장치.
- 제1항에 있어서, 상기 돌출부는 상기 메모리 셀 사이에서 상기 절연막들 중 적어도 하나에 설치되는, 불휘발성 반도체 기억 장치.
- 제2항에 있어서, 상기 메모리 셀의 측벽에 설치된 상기 절연막에서의, 상기 부유 게이트의 측벽에 설치된 부분의 두께 치수는 일정한, 불휘발성 반도체 기억 장치.
- 제2항에 있어서, 상기 공극부는 상기 메모리 셀 사이에서 적어도 상기 부유 게이트에 대면하는 위치에 설치되는, 불휘발성 반도체 기억 장치.
- 제1항에 있어서, 상기 제1 실리콘 산화막은 상기 메모리 셀의 측벽, 및 상기 메모리 셀 사이의 상기 기판의 표면을 덮도록 설치되는, 불휘발성 반도체 기억 장치.
- 제1항에 있어서, 상기 제1 실리콘 산화막은 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함하는, 불휘발성 반도체 기억 장치.
- 불휘발성 반도체 기억 장치의 제조 방법으로서,
실리콘을 포함하는 기판 상에 간격을 두고 복수의 메모리 셀을 형성하는 단계와,
상기 메모리 셀의 측벽, 및 상기 메모리 셀 사이의 상기 기판의 표면에 제1 실리콘 산화막을 형성하는 단계와,
상기 메모리 셀 사이에 상기 제1 실리콘 산화막에 대한 선택비가 큰 재료를 사용한 희생막을 형성하는 단계와,
상기 메모리 셀의 측벽에 형성된 상기 제1 실리콘 산화막 및 상기 희생막의 상면에, 상기 제1 실리콘 산화막과 동일한 재료를 사용한 제2 실리콘 산화막을 형성하는 단계와,
상기 희생막의 상면에 형성된 상기 제2 실리콘 산화막의 일부를 제거함으로써, 인접하는 상기 메모리 셀을 향해 돌출하는 돌출부를 형성하는 단계 - 상기 돌출부는 상기 제1 실리콘 산화막과 상기 제2 실리콘 산화막이 적층된 것임 - 와,
상기 희생막을 제거하는 단계를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법. - 제11항에 있어서,
상기 메모리 셀의 상방에 제1 절연막을 형성하는 단계를 더 포함하고,
상기 메모리 셀의 상방에 상기 제1 절연막을 형성하는 단계는 커버리지를 저하시키도록 성막 조건을 제어하는 단계를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법. - 제11항에 있어서,
상기 실리콘을 포함하는 기판 상에 간격을 두고 복수의 메모리 셀을 형성하는 단계는,
상기 실리콘을 포함하는 기판 상에, 터널 절연막을 구성하는 막을 형성하는 단계와,
상기 터널 절연막을 구성하는 막 상에, 부유 게이트를 구성하는 막을 형성하는 단계와,
상기 부유 게이트를 구성하는 막 상에, 게이트간 절연막을 구성하는 막을 형성하는 단계와,
상기 게이트간 절연막을 구성하는 막 상에, 제어 게이트를 구성하는 막을 형성하는 단계와,
상기 제어 게이트를 구성하는 막 상에 에칭 마스크를 형성하는 단계와,
에칭 처리를 행함으로써, 상기 실리콘을 포함하는 기판 상에 간격을 두고 복수의 메모리 셀을 형성하는 단계를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법. - 제11항에 있어서,
상기 메모리 셀 사이에 희생막을 형성하는 단계는
상기 희생막의 상면에 형성되는 상기 제2 실리콘 산화막의 재료보다 높은 에칭 레이트(etching rate)를 갖는 재료를 사용하여 상기 희생막을 형성하는 단계를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법. - 제14항에 있어서, 상기 희생막의 재료는 실리콘 질화물을 포함하는, 불휘발성 반도체 기억 장치의 제조 방법.
- 제11항에 있어서,
상기 희생막의 상면에 형성된 상기 제2 실리콘 산화막의 일부를 제거함으로써, 상기 메모리 셀들 중 인접하는 메모리 셀을 향해 돌출하는 돌출부를 형성하는 단계는
상기 희생막의 상면의 중앙 부분에 위치되는 상기 제2 실리콘 산화막을 제거하는 단계를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법. - 제16항에 있어서,
상기 희생막의 상면에 형성된 상기 제2 실리콘 산화막의 일부를 제거함으로써, 상기 메모리 셀들 중 인접하는 메모리 셀을 향해 돌출하는 돌출부를 형성하는 단계는
상기 희생막의 상면의 중앙 부분에 위치되는 상기 제2 실리콘 산화막을 제거함으로써, 상기 메모리 셀 사이에서 서로 대면하는 돌출부를 형성하는 단계를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법. - 제11항에 있어서,
상기 희생막을 제거하는 단계는
습식 에칭법을 사용하여 상기 희생막을 제거하는 단계를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법. - 제18항에 있어서,
상기 희생막을 제거하는 단계는
상기 희생막을 제거함으로써, 상기 메모리 셀 사이에 공극부를 형성하는 단계를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법. - 제12항에 있어서,
상기 메모리 셀의 상방에 상기 제1 절연막을 형성하는 단계는
플라즈마 CVD법을 사용하여 상기 메모리 셀의 상방에 상기 제1 절연막을 형성할 때, 가스의 공급량 및 가스의 성분비 중 적어도 하나를 제어함으로써 커버리지를 저하시키는 단계를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| E701 | Decision to grant or registration of patent right | ||
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