KR20080022380A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20080022380A
KR20080022380A KR1020060085737A KR20060085737A KR20080022380A KR 20080022380 A KR20080022380 A KR 20080022380A KR 1020060085737 A KR1020060085737 A KR 1020060085737A KR 20060085737 A KR20060085737 A KR 20060085737A KR 20080022380 A KR20080022380 A KR 20080022380A
Authority
KR
South Korea
Prior art keywords
insulating film
forming
sacrificial insulating
film
gate
Prior art date
Application number
KR1020060085737A
Other languages
English (en)
Other versions
KR100880310B1 (ko
Inventor
김수진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060085737A priority Critical patent/KR100880310B1/ko
Priority to US11/616,018 priority patent/US7704851B2/en
Priority to JP2007002052A priority patent/JP2008066689A/ja
Priority to CNB2007100072584A priority patent/CN100527385C/zh
Publication of KR20080022380A publication Critical patent/KR20080022380A/ko
Application granted granted Critical
Publication of KR100880310B1 publication Critical patent/KR100880310B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 게이트와 같은 전도성 라인들 반도체 기판에 형성하고, 전도성 라인들 사이의 상부 공간에만 절연막을 형성하여 전도성 라인들 사이의 하부 공간에 유전율이 낮은 공기(air)층을 형성함으로써, 전도성 라인들 간의 간섭 캐패시턴스(interference capacitance)를 감소시킬 수 있다.
게이트, 공기층, 간섭 캐패시턴스

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1 폴리실리콘막 106 : 유전체막
108 : 제2 폴리실리콘막 110 : 텅스텐 실리사이드막
112 : 하드 마스크막 114 : 게이트
116 : 희생 절연막 118 : 제1 절연막
120 : 스페이서 122 : 제2 절연막
a : 공기층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 게이트와 게이트 간의 간섭 캐패시턴스(interference capacitance)를 감소시키기 위한 반도체 소자의 제조방법에 관한 것이다.
현재 낸드 플래시 메모리(flash memory) 제조 방법에서 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 좁은 액티브 공간 내에 플로팅 게이트를 포함한 유전체막, 컨트롤 게이트를 형성함에 따라 게이트와 게이트 사이의 거리가 가까워져서 간섭 캐패시턴스가 점점 더 문제시되고 있다.
전도체간의 간섭 캐패시턴스 값을 구하는 식은 C=ε×A/d 이다. 여기서, ε는 유전율을 나타내고, A는 면적을 나타내며, d는 거리를 나타낸다. 따라서, 간섭 캐패시턴스 값을 구하는 식을 보면, 거리가 가까울수록, 면적이 증가할수록, 유전율이 증가할수록 간섭 캐패시턴스 값(C)은 증가한다.
또한, 게이트 간의 거리가 가까워지면 게이트 사이의 간섭 캐패시턴스가 증가하여 소자의 읽기(read) 속도가 감소하게 된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 게이트와 게이트 사이의 공간을 유전율이 낮은 공기(air)층으로 형성하여 서로 인접한 게이트와 게이트 간의 간섭 캐패시턴스를 감소시키기 위한 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 플로팅 게이트, 유전체막, 컨트롤 게이트, 텅스텐 실리사이드막 및 하드 마스크막의 적층 구조로 이루어진 게이트가 형성된 반도체 기판이 제공되는 단계와, 상기 게이트 사이에 상기 게이트보다 낮은 높이까지 희생 절연막을 형성하는 단계와, 상기 노출된 게이트의 측벽에 스페이서를 형성하되, 상기 스페이서 사이에 상기 희생 절연막의 일부가 노출되는 단계와, 상기 희생 절연막을 제거하여 상기 스페이서 아래에 공간을 형성하는 단계와, 상기 스페이서 사이의 공간이 막히도록 절연막을 형성하여 상기 스페이서 하부의 상기 게이트 사이에 공기층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
상기에서, 희생 절연막은 O2 플라즈마로 제거할 수 있는 물질로 형성한다.
희생 절연막은 텅스텐 실리사이드 측벽 일부 또는 전체가 노출되도록 형성한다.
희생 절연막은 아몰포스-카본, SOC, i-라인 포토레지스트막으로 형성한다.
희생 절연막을 형성하는 단계는, 전체 구조 상부에 희생 절연막을 형성한 후 에치백 공정으로 희생 절연막을 식각하여 게이트 사이에만 잔류시키면서 게이트의 상부 측벽을 노출시킨다.
스페이서는 희생 절연막과 식각 선택비가 다르다.
스페이서는 200℃ 내지 400℃의 온도에서 PE CVD방식을 이용하여 절연막인 산화막 또는 질화막으로 형성한다.
스페이서는 건식 식각 공정으로 형성된다.
스페이서 형성 공정시 게이트 상부에 절연막의 일부가 잔류한다.
희생 절연막은 O2 플라즈마를 이용하여 제거한다.
절연막은 고온의 퍼니스에서 산화막으로 형성한다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 전도성 라인이 소정의 패턴으로 형성된 반도체 기판이 제공되는 단계와, 상기 전도성 라인보다 낮은 높이까지 희생 절연막을 형성하는 단계와, 상기 희생 절연막 상부의 상기 전도성 라인 측벽에 스페이서를 형성하는 단계와, 상기 희생 절연막을 제거하는 단계와, 상기 스페이서 사이의 공간이 막히도록 절연막을 형성하여 상기 스페이서 하부의 상기 전도성 라인 사이에 공기층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
상기에서, 희생 절연막은 O2 플라즈마로 제거할 수 있는 물질로 형성한다.
희생 절연막은 텅스텐 실리사이드 측벽 일부 또는 전체가 노출되도록 형성한다.
희생 절연막은 아몰포스-카본, SOC, i-라인 포토레지스트막으로 형성한다.
희생 절연막을 형성하는 단계는, 전체 구조 상부에 희생 절연막을 형성한 후 에치백 공정으로 희생 절연막을 식각하여 게이트 사이에만 잔류시키면서 게이트의 상부 측벽을 노출시킨다.
스페이서는 희생 절연막과 식각 선택비가 다르다.
스페이서는 200℃ 내지 400℃의 온도에서 PE CVD방식을 이용하여 절연막인 산화막 또는 질화막으로 형성한다.
스페이서는 건식 식각 공정으로 형성된다.
스페이서 형성 공정시 전도성 라인 상부에 절연막의 일부가 잔류한다.
희생 절연막은 O2 플라즈마를 이용하여 제거한다.
절연막은 고온의 퍼니스에서 산화막으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 다수의 게이트(114)와 같은 전도성 라인을 소정의 간격으로 형성한다. 예로써, 소자 분리막이 형성된 반도체 기판(100) 상부에 터널 산화막(102), 플로팅 게이트용 제1 폴리실리콘막(104), 유전체막(106), 컨트롤 게이트용 제2 폴리실리콘막(108), 텅스텐 실리사이드막(110) 및 하드 마스크막(112)을 순차적으로 형성한 후 노광 및 현상 공정으로 하드 마스크막(112), 텅스텐 실리사이드막(110), 제2 폴리실리콘막(108), 유전체막(106) 및 제 1 폴리실리콘막(104)을 순차적으로 식각하여 게이트(114)를 형성할 수 있다.
도 1b를 참조하면, 게이트(114)를 마스크로 이온 주입 공정을 실시하여 반도체 기판(100) 내에 소스 및 드레인 접합(미도시)을 형성한 후 게이트(114)와 게이트(114) 사이가 매립되도록 전체 구조 상부에 희생 절연막(116)을 형성한다. 이때, 희생 절연막(116)은 O2 플라즈마를 이용하여 제거할 수 있는 물질로 형성하는 것이 바람직하며, 예로써 아몰포스-카본(amorphous carbon; a-C), SOC(Spin On Coating) 또는 i-라인(line) 포토레지스트막으로 형성할 수 있다.
도 1c를 참조하면, 희생 절연막(116)이 게이트(114) 사이에 게이트(114)보다 낮은 높이로 잔류하도록 희생 절연막(116)을 식각한다. 이때, 희생 절연막(116)은 에치백 공정으로 식각할 수 있으며, 텅스텐 실리사이드막(110)의 측벽의 일부 또는 전부가 노출될 수 있을 정도로 희생 절연막(116)을 식각하는 것이 바람직하다. 이로써, 하드 마스크(112)와 텅스텐 실리사이드막(110)의 측벽의 일부 또는 전부가 노출된다.
도 1d를 참조하면, 전체 구조 상부에 스페이서용 제1 절연막(118)을 형성한다. 이때, 제1 절연막(118)은 희생 절연막(116)과 식각 선택비가 다른 물질로 형성하는 것이 바람직하며, 200℃ 내지 400℃의 온도에서 PE CVD(Plasma Enhanced Chemical Vapor Deposition) 방식을 이용하여 산화막 또는 질화막으로 형성할 수 있다.
도 1e를 참조하면, 건식 식각 공정으로 제1 절연막(118)을 식각하여 희생 절 연막(116)보다 높게 돌출된 게이트(114)의 측벽에 스페이서(120)를 형성한다. 한편, 후속 공정으로 희생 절연막(116)을 제거하는 과정에서 하드 마스크(112)가 식각되면서 텅스텐 실리사이드층(110)이 노출되는 것을 방지하기 위하여 스페이서(120) 형성을 위한 식각 공정시 제1 절연막(118)이 하드 마스크(112) 상에 소정의 두께만큼 잔류 되도록 제1 절연막(118)을 식각할 수도 있다. 한편, 스페이서(120)가 형성되면서 스페이서(120) 사이에 희생 절연막(116)의 일부가 노출된다.
도 1f를 참조하면, 스페이서(120) 하부의 게이트(114) 사이에 잔류하는 희생 절연막(116)을 제거한다. 이로써 스페이서(120) 하부의 게이트(114) 사이에 공간이 형성된다. 이때, 희생 절연막(116)은 O2 플라즈마를 이용하여 제거한다. 희생 절연막(116) 제거 공정시 스페이서(120)는 식각 선택비의 차이에 의해 손실되지 않는다.
도 1g를 참조하면, 전체 구조 상부에 제2 절연막(122)을 형성한다. 이때, 제2 절연막(122)은 고온의 퍼니스(furnace)에서 산화막으로 형성한다. 제2 절연막(122) 형성시 스페이서(120) 아래의 공간이 제2 절연막(122)으로 매립되기 전에 스페이서(120) 표면에 제2 절연막(122)이 형성되면서 스페이서(120) 사이의 공간이 먼저 막히기 때문에 스페이서(120) 아래의 공간에는 제2 절연막(122)이 거의 형성되지 못한다. 따라서, 스페이서(120) 하부의 게이트(114) 사이에는 공기층(a)이 형성된다.
상기와 같이, 스페이서(120) 아래의 게이트(114) 사이의 공간을 유전율이 낮 은 공기층(a)으로 형성함으로써 서로 인접한 게이트(114)와 게이트(114) 간의 간섭 캐패시턴스를 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 스페이서 아래의 공간을 유전율이 낮은 공기층으로 형성함으로써 서로 인접한 게이트와 게이트 간의 간섭 캐패시턴스를 감소시킬 수 있다.
둘째, 게이트와 게이트 간의 간섭 캐패시턴스를 감소시킴으로써 소자의 읽기 속도를 증가시킬 수 있다.

Claims (13)

  1. 플로팅 게이트, 유전체막, 컨트롤 게이트, 텅스텐 실리사이드막 및 하드 마스크막의 적층 구조로 이루어진 게이트가 형성된 반도체 기판이 제공되는 단계;
    상기 게이트 사이에 상기 게이트보다 낮은 높이까지 희생 절연막을 형성하는 단계;
    상기 노출된 게이트의 측벽에 스페이서를 형성하되, 상기 스페이서 사이에 상기 희생 절연막의 일부가 노출되는 단계;
    상기 희생 절연막을 제거하여 상기 스페이서 아래에 공간을 형성하는 단계; 및
    상기 스페이서 사이의 공간이 막히도록 절연막을 형성하여 상기 스페이서 하부의 상기 게이트 사이에 공기층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 전도성 라인이 소정의 패턴으로 형성된 반도체 기판이 제공되는 단계;
    상기 전도성 라인보다 낮은 높이까지 희생 절연막을 형성하는 단계;
    상기 희생 절연막 상부의 상기 전도성 라인 측벽에 스페이서를 형성하는 단계;
    상기 희생 절연막을 제거하는 단계; 및
    상기 스페이서 사이의 공간이 막히도록 절연막을 형성하여 상기 스페이서 하부의 상기 전도성 라인 사이에 공기층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 희생 절연막은 O2 플라즈마로 제거할 수 있는 물질로 형성하는 반도체 소자의 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 희생 절연막은 상기 텅스텐 실리사이드 측벽 일부 또는 전체가 노출되도록 형성하는 반도체 소자의 제조방법.
  5. 제1항 또는 제2항에 있어서,
    상기 희생 절연막은 아몰포스-카본, SOC, i-라인 포토레지스트막으로 형성하는 반도체 소자의 제조방법.
  6. 제1항 또는 제2항에 있어서,
    상기 희생 절연막을 형성하는 단계는,
    전체 구조 상부에 상기 희생 절연막을 형성하는 단계; 및
    에치백 공정으로 상기 희생 절연막을 식각하여 상기 게이트 사이에만 잔류시키면서 상기 게이트의 상부 측벽을 노출시키는 단계를 더 포함하는 반도체 소자의 제조방법.
  7. 제1항 또는 제2항에 있어서,
    상기 스페이서는 상기 희생 절연막과 식각 선택비가 다른 반도체 소자의 제조방법.
  8. 제1항 또는 제2항에 있어서,
    상기 스페이서는 200℃ 내지 400℃의 온도에서 PE CVD방식을 이용하여 절연막인 산화막 또는 질화막으로 형성하는 반도체 소자의 제조방법.
  9. 제1항 또는 제2항에 있어서,
    상기 스페이서는 건식 식각 공정으로 형성되는 반도체 소자의 제조방법.
  10. 제1항 또는 제8항에 있어서,
    상기 스페이서 형성 공정시 상기 게이트 상부에 상기 절연막의 일부가 잔류하는 반도체 소자의 제조방법.
  11. 제2항 또는 제8항에 있어서,
    상기 스페이서 형성 공정시 상기 전도성 라인 상부에 상기 절연막의 일부가 잔류하는 반도체 소자의 제조방법.
  12. 제1항 또는 제2항에 있어서,
    상기 희생 절연막은 O2 플라즈마를 이용하여 제거하는 반도체 소자의 제조방법.
  13. 제1항 또는 제2항에 있어서,
    상기 절연막은 고온의 퍼니스에서 산화막으로 형성하는 반도체 소자의 제조방법.
KR1020060085737A 2006-09-06 2006-09-06 반도체 소자의 제조방법 KR100880310B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060085737A KR100880310B1 (ko) 2006-09-06 2006-09-06 반도체 소자의 제조방법
US11/616,018 US7704851B2 (en) 2006-09-06 2006-12-26 Method of manufacturing a semiconductor device
JP2007002052A JP2008066689A (ja) 2006-09-06 2007-01-10 半導体素子の製造方法
CNB2007100072584A CN100527385C (zh) 2006-09-06 2007-01-25 半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060085737A KR100880310B1 (ko) 2006-09-06 2006-09-06 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20080022380A true KR20080022380A (ko) 2008-03-11
KR100880310B1 KR100880310B1 (ko) 2009-01-28

Family

ID=39152197

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060085737A KR100880310B1 (ko) 2006-09-06 2006-09-06 반도체 소자의 제조방법

Country Status (4)

Country Link
US (1) US7704851B2 (ko)
JP (1) JP2008066689A (ko)
KR (1) KR100880310B1 (ko)
CN (1) CN100527385C (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7892912B2 (en) 2008-05-21 2011-02-22 Hynix Semiconductor Inc. Method for forming vertical channel transistor of semiconductor device
US8283248B2 (en) 2010-09-17 2012-10-09 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
KR101356695B1 (ko) * 2007-08-06 2014-01-29 삼성전자주식회사 반도체 소자의 제조 방법
US8674425B2 (en) 2011-02-07 2014-03-18 SK Hynix Inc. Semiconductor memory device and method of manufacturing the same
US8753955B2 (en) 2011-02-09 2014-06-17 Samsung Electronics Co., Ltd. Methods of fabricating nonvolatile memory devices including voids between active regions and related devices
US8809937B2 (en) 2011-09-01 2014-08-19 Samsung Electronics Co., Ltd. Semiconductor devices including device isolation structures and method of forming the same
KR101455451B1 (ko) * 2011-02-25 2014-10-27 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 그 제조 방법

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8436410B2 (en) * 2005-10-31 2013-05-07 Samsung Electronics Co., Ltd. Semiconductor devices comprising a plurality of gate structures
JP2008283095A (ja) * 2007-05-14 2008-11-20 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7855139B2 (en) * 2007-05-29 2010-12-21 Sematech, Inc. Systems and methods for controlling the effective dielectric constant of materials used in a semiconductor device
JP2009302116A (ja) * 2008-06-10 2009-12-24 Toshiba Corp 半導体装置およびその製造方法
JP4956500B2 (ja) 2008-07-22 2012-06-20 株式会社東芝 半導体記憶装置及びその製造方法
KR101002447B1 (ko) * 2008-12-04 2010-12-17 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR20120000339A (ko) * 2010-06-25 2012-01-02 삼성전자주식회사 반도체 소자의 제조 방법
KR20120027906A (ko) 2010-09-14 2012-03-22 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
KR101692364B1 (ko) * 2010-11-15 2017-01-05 삼성전자 주식회사 비휘발성 메모리 장치의 제조 방법 및 그에 의해 제조된 비휘발성 메모리 장치
KR20120124706A (ko) * 2011-05-04 2012-11-14 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US8575000B2 (en) 2011-07-19 2013-11-05 SanDisk Technologies, Inc. Copper interconnects separated by air gaps and method of making thereof
CN103165518B (zh) * 2011-12-08 2015-06-03 中芯国际集成电路制造(上海)有限公司 互连结构的制造方法
JP5485309B2 (ja) * 2012-01-30 2014-05-07 株式会社東芝 半導体装置及びその製造方法
JP2013197417A (ja) 2012-03-21 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置の製造方法
CN102683263A (zh) * 2012-05-28 2012-09-19 上海华力微电子有限公司 栅极隔离结构制造方法、栅极隔离结构以及半导体器件
KR101986126B1 (ko) 2012-07-18 2019-06-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
CN103066014B (zh) * 2012-11-06 2017-11-07 上海集成电路研发中心有限公司 一种铜/空气隙的制备方法
US9190486B2 (en) * 2012-11-20 2015-11-17 Globalfoundries Inc. Integrated circuits and methods for fabricating integrated circuits with reduced parasitic capacitance
US9362133B2 (en) 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
CN103050439B (zh) * 2012-12-19 2017-10-10 上海华虹宏力半导体制造有限公司 互连线结构及互连线结构的形成方法
KR102014950B1 (ko) * 2013-08-26 2019-08-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102059863B1 (ko) 2013-08-30 2019-12-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN104752323B (zh) * 2013-12-27 2018-03-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
CN105990324A (zh) * 2015-02-15 2016-10-05 华邦电子股份有限公司 半导体元件及其制造方法
US20160314964A1 (en) 2015-04-21 2016-10-27 Lam Research Corporation Gap fill using carbon-based films
US9728447B2 (en) * 2015-11-16 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-barrier deposition for air gap formation
CN109887915B (zh) * 2019-03-07 2020-12-04 上海华力微电子有限公司 闪存器件及其制造方法
TWI749678B (zh) * 2020-08-03 2021-12-11 力晶積成電子製造股份有限公司 記憶元件及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6136686A (en) * 1997-07-18 2000-10-24 International Business Machines Corporation Fabrication of interconnects with two different thicknesses
US6495900B1 (en) * 1997-11-12 2002-12-17 Micron Technology, Inc. Insulator for electrical structure
US5869379A (en) 1997-12-08 1999-02-09 Advanced Micro Devices, Inc. Method of forming air gap spacer for high performance MOSFETS'
JP2000124454A (ja) 1998-10-20 2000-04-28 Nec Corp 半導体装置及びその製造方法
US6395631B1 (en) * 1999-08-04 2002-05-28 Chartered Semiconductor Manufacturing Ltd. Low dielectric constant dielectric layer fabrication method employing hard mask layer delamination
US6238987B1 (en) 1999-09-13 2001-05-29 United Microelectronics Corp. Method to reduce parasitic capacitance
KR100352909B1 (ko) * 2000-03-17 2002-09-16 삼성전자 주식회사 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체
US6890824B2 (en) * 2001-08-23 2005-05-10 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
US7045849B2 (en) * 2003-05-21 2006-05-16 Sandisk Corporation Use of voids between elements in semiconductor structures for isolation
US6849546B1 (en) * 2003-11-04 2005-02-01 Taiwan Semiconductor Manufacturing Co. Method for improving interlevel dielectric gap filling over semiconductor structures having high aspect ratios
KR100538884B1 (ko) * 2004-03-30 2005-12-23 주식회사 하이닉스반도체 플래쉬 메모리소자의 제조방법
US7343150B2 (en) * 2004-06-30 2008-03-11 Avaya Technology Corp. Log-based ringtones

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101356695B1 (ko) * 2007-08-06 2014-01-29 삼성전자주식회사 반도체 소자의 제조 방법
US7892912B2 (en) 2008-05-21 2011-02-22 Hynix Semiconductor Inc. Method for forming vertical channel transistor of semiconductor device
US8283248B2 (en) 2010-09-17 2012-10-09 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US8674425B2 (en) 2011-02-07 2014-03-18 SK Hynix Inc. Semiconductor memory device and method of manufacturing the same
US8741735B1 (en) 2011-02-07 2014-06-03 SK Hynix Inc. Method of forming a semiconductor memory device
US8753955B2 (en) 2011-02-09 2014-06-17 Samsung Electronics Co., Ltd. Methods of fabricating nonvolatile memory devices including voids between active regions and related devices
US8951881B2 (en) 2011-02-09 2015-02-10 Samsung Electronics Co., Ltd. Methods of fabricating nonvolatile memory devices including voids between active regions and related devices
KR101455451B1 (ko) * 2011-02-25 2014-10-27 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 그 제조 방법
US9006815B2 (en) 2011-02-25 2015-04-14 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing the same
US8809937B2 (en) 2011-09-01 2014-08-19 Samsung Electronics Co., Ltd. Semiconductor devices including device isolation structures and method of forming the same

Also Published As

Publication number Publication date
CN100527385C (zh) 2009-08-12
US7704851B2 (en) 2010-04-27
CN101140903A (zh) 2008-03-12
US20080057666A1 (en) 2008-03-06
KR100880310B1 (ko) 2009-01-28
JP2008066689A (ja) 2008-03-21

Similar Documents

Publication Publication Date Title
KR100880310B1 (ko) 반도체 소자의 제조방법
KR100870279B1 (ko) 플래시 메모리 소자의 제조 방법
US8629035B2 (en) Method of manufacturing semiconductor device
JP2009027161A (ja) フラッシュメモリ素子の製造方法
CN113035873B (zh) 半导体结构及其制作方法
KR20080003184A (ko) 플래쉬 메모리 소자의 제조 방법
KR20130036553A (ko) 반도체 소자의 제조 방법
US20120238099A1 (en) Method of manufacturing electronic part
KR102014437B1 (ko) 다원화된 측벽 산화막 구조를 갖는 반도체 장치 및 그 제조 방법
TWI404195B (zh) 非揮發性記憶體
KR20080000771A (ko) 낸드 플래시 메모리 소자의 제조방법
KR100880341B1 (ko) 플래시 메모리 소자의 소자 분리막 형성 방법
KR101166613B1 (ko) 불휘발성 메모리 소자 및 그의 제조방법
KR20090035145A (ko) 메모리 소자 및 그의 제조방법
TWI548039B (zh) 半導體裝置的製作方法
US20050130376A1 (en) Method for manufacturing flash device
KR20100087810A (ko) 반도체 소자의 금속 배선 형성방법
JP2010272703A (ja) 不揮発性メモリの構造および製造プロセス
KR100713933B1 (ko) 플래쉬 메모리 소자의 제조방법
KR20070047179A (ko) Nand형 플래쉬 메모리 소자 제조 방법
KR100987867B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR100773673B1 (ko) 플래시 메모리 소자의 제조방법
KR20090037165A (ko) 반도체 소자의 제조 방법
TW201621988A (zh) 非揮發性記憶體的製造方法
KR20100041308A (ko) 반도체 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111221

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee