KR20080022380A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 게이트와 같은 전도성 라인들 반도체 기판에 형성하고, 전도성 라인들 사이의 상부 공간에만 절연막을 형성하여 전도성 라인들 사이의 하부 공간에 유전율이 낮은 공기(air)층을 형성함으로써, 전도성 라인들 간의 간섭 캐패시턴스(interference capacitance)를 감소시킬 수 있다.
게이트, 공기층, 간섭 캐패시턴스

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1 폴리실리콘막 106 : 유전체막
108 : 제2 폴리실리콘막 110 : 텅스텐 실리사이드막
112 : 하드 마스크막 114 : 게이트
116 : 희생 절연막 118 : 제1 절연막
120 : 스페이서 122 : 제2 절연막
a : 공기층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 게이트와 게이트 간의 간섭 캐패시턴스(interference capacitance)를 감소시키기 위한 반도체 소자의 제조방법에 관한 것이다.
현재 낸드 플래시 메모리(flash memory) 제조 방법에서 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 좁은 액티브 공간 내에 플로팅 게이트를 포함한 유전체막, 컨트롤 게이트를 형성함에 따라 게이트와 게이트 사이의 거리가 가까워져서 간섭 캐패시턴스가 점점 더 문제시되고 있다.
전도체간의 간섭 캐패시턴스 값을 구하는 식은 C=ε×A/d 이다. 여기서, ε는 유전율을 나타내고, A는 면적을 나타내며, d는 거리를 나타낸다. 따라서, 간섭 캐패시턴스 값을 구하는 식을 보면, 거리가 가까울수록, 면적이 증가할수록, 유전율이 증가할수록 간섭 캐패시턴스 값(C)은 증가한다.
또한, 게이트 간의 거리가 가까워지면 게이트 사이의 간섭 캐패시턴스가 증가하여 소자의 읽기(read) 속도가 감소하게 된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 게이트와 게이트 사이의 공간을 유전율이 낮은 공기(air)층으로 형성하여 서로 인접한 게이트와 게이트 간의 간섭 캐패시턴스를 감소시키기 위한 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 플로팅 게이트, 유전체막, 컨트롤 게이트, 텅스텐 실리사이드막 및 하드 마스크막의 적층 구조로 이루어진 게이트가 형성된 반도체 기판이 제공되는 단계와, 상기 게이트 사이에 상기 게이트보다 낮은 높이까지 희생 절연막을 형성하는 단계와, 상기 노출된 게이트의 측벽에 스페이서를 형성하되, 상기 스페이서 사이에 상기 희생 절연막의 일부가 노출되는 단계와, 상기 희생 절연막을 제거하여 상기 스페이서 아래에 공간을 형성하는 단계와, 상기 스페이서 사이의 공간이 막히도록 절연막을 형성하여 상기 스페이서 하부의 상기 게이트 사이에 공기층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
상기에서, 희생 절연막은 O2 플라즈마로 제거할 수 있는 물질로 형성한다.
희생 절연막은 텅스텐 실리사이드 측벽 일부 또는 전체가 노출되도록 형성한다.
희생 절연막은 아몰포스-카본, SOC, i-라인 포토레지스트막으로 형성한다.
희생 절연막을 형성하는 단계는, 전체 구조 상부에 희생 절연막을 형성한 후 에치백 공정으로 희생 절연막을 식각하여 게이트 사이에만 잔류시키면서 게이트의 상부 측벽을 노출시킨다.
스페이서는 희생 절연막과 식각 선택비가 다르다.
스페이서는 200℃ 내지 400℃의 온도에서 PE CVD방식을 이용하여 절연막인 산화막 또는 질화막으로 형성한다.
스페이서는 건식 식각 공정으로 형성된다.
스페이서 형성 공정시 게이트 상부에 절연막의 일부가 잔류한다.
희생 절연막은 O2 플라즈마를 이용하여 제거한다.
절연막은 고온의 퍼니스에서 산화막으로 형성한다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 전도성 라인이 소정의 패턴으로 형성된 반도체 기판이 제공되는 단계와, 상기 전도성 라인보다 낮은 높이까지 희생 절연막을 형성하는 단계와, 상기 희생 절연막 상부의 상기 전도성 라인 측벽에 스페이서를 형성하는 단계와, 상기 희생 절연막을 제거하는 단계와, 상기 스페이서 사이의 공간이 막히도록 절연막을 형성하여 상기 스페이서 하부의 상기 전도성 라인 사이에 공기층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
상기에서, 희생 절연막은 O2 플라즈마로 제거할 수 있는 물질로 형성한다.
희생 절연막은 텅스텐 실리사이드 측벽 일부 또는 전체가 노출되도록 형성한다.
희생 절연막은 아몰포스-카본, SOC, i-라인 포토레지스트막으로 형성한다.
희생 절연막을 형성하는 단계는, 전체 구조 상부에 희생 절연막을 형성한 후 에치백 공정으로 희생 절연막을 식각하여 게이트 사이에만 잔류시키면서 게이트의 상부 측벽을 노출시킨다.
스페이서는 희생 절연막과 식각 선택비가 다르다.
스페이서는 200℃ 내지 400℃의 온도에서 PE CVD방식을 이용하여 절연막인 산화막 또는 질화막으로 형성한다.
스페이서는 건식 식각 공정으로 형성된다.
스페이서 형성 공정시 전도성 라인 상부에 절연막의 일부가 잔류한다.
희생 절연막은 O2 플라즈마를 이용하여 제거한다.
절연막은 고온의 퍼니스에서 산화막으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 다수의 게이트(114)와 같은 전도성 라인을 소정의 간격으로 형성한다. 예로써, 소자 분리막이 형성된 반도체 기판(100) 상부에 터널 산화막(102), 플로팅 게이트용 제1 폴리실리콘막(104), 유전체막(106), 컨트롤 게이트용 제2 폴리실리콘막(108), 텅스텐 실리사이드막(110) 및 하드 마스크막(112)을 순차적으로 형성한 후 노광 및 현상 공정으로 하드 마스크막(112), 텅스텐 실리사이드막(110), 제2 폴리실리콘막(108), 유전체막(106) 및 제 1 폴리실리콘막(104)을 순차적으로 식각하여 게이트(114)를 형성할 수 있다.
도 1b를 참조하면, 게이트(114)를 마스크로 이온 주입 공정을 실시하여 반도체 기판(100) 내에 소스 및 드레인 접합(미도시)을 형성한 후 게이트(114)와 게이트(114) 사이가 매립되도록 전체 구조 상부에 희생 절연막(116)을 형성한다. 이때, 희생 절연막(116)은 O2 플라즈마를 이용하여 제거할 수 있는 물질로 형성하는 것이 바람직하며, 예로써 아몰포스-카본(amorphous carbon; a-C), SOC(Spin On Coating) 또는 i-라인(line) 포토레지스트막으로 형성할 수 있다.
도 1c를 참조하면, 희생 절연막(116)이 게이트(114) 사이에 게이트(114)보다 낮은 높이로 잔류하도록 희생 절연막(116)을 식각한다. 이때, 희생 절연막(116)은 에치백 공정으로 식각할 수 있으며, 텅스텐 실리사이드막(110)의 측벽의 일부 또는 전부가 노출될 수 있을 정도로 희생 절연막(116)을 식각하는 것이 바람직하다. 이로써, 하드 마스크(112)와 텅스텐 실리사이드막(110)의 측벽의 일부 또는 전부가 노출된다.
도 1d를 참조하면, 전체 구조 상부에 스페이서용 제1 절연막(118)을 형성한다. 이때, 제1 절연막(118)은 희생 절연막(116)과 식각 선택비가 다른 물질로 형성하는 것이 바람직하며, 200℃ 내지 400℃의 온도에서 PE CVD(Plasma Enhanced Chemical Vapor Deposition) 방식을 이용하여 산화막 또는 질화막으로 형성할 수 있다.
도 1e를 참조하면, 건식 식각 공정으로 제1 절연막(118)을 식각하여 희생 절 연막(116)보다 높게 돌출된 게이트(114)의 측벽에 스페이서(120)를 형성한다. 한편, 후속 공정으로 희생 절연막(116)을 제거하는 과정에서 하드 마스크(112)가 식각되면서 텅스텐 실리사이드층(110)이 노출되는 것을 방지하기 위하여 스페이서(120) 형성을 위한 식각 공정시 제1 절연막(118)이 하드 마스크(112) 상에 소정의 두께만큼 잔류 되도록 제1 절연막(118)을 식각할 수도 있다. 한편, 스페이서(120)가 형성되면서 스페이서(120) 사이에 희생 절연막(116)의 일부가 노출된다.
도 1f를 참조하면, 스페이서(120) 하부의 게이트(114) 사이에 잔류하는 희생 절연막(116)을 제거한다. 이로써 스페이서(120) 하부의 게이트(114) 사이에 공간이 형성된다. 이때, 희생 절연막(116)은 O2 플라즈마를 이용하여 제거한다. 희생 절연막(116) 제거 공정시 스페이서(120)는 식각 선택비의 차이에 의해 손실되지 않는다.
도 1g를 참조하면, 전체 구조 상부에 제2 절연막(122)을 형성한다. 이때, 제2 절연막(122)은 고온의 퍼니스(furnace)에서 산화막으로 형성한다. 제2 절연막(122) 형성시 스페이서(120) 아래의 공간이 제2 절연막(122)으로 매립되기 전에 스페이서(120) 표면에 제2 절연막(122)이 형성되면서 스페이서(120) 사이의 공간이 먼저 막히기 때문에 스페이서(120) 아래의 공간에는 제2 절연막(122)이 거의 형성되지 못한다. 따라서, 스페이서(120) 하부의 게이트(114) 사이에는 공기층(a)이 형성된다.
상기와 같이, 스페이서(120) 아래의 게이트(114) 사이의 공간을 유전율이 낮 은 공기층(a)으로 형성함으로써 서로 인접한 게이트(114)와 게이트(114) 간의 간섭 캐패시턴스를 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 스페이서 아래의 공간을 유전율이 낮은 공기층으로 형성함으로써 서로 인접한 게이트와 게이트 간의 간섭 캐패시턴스를 감소시킬 수 있다.
둘째, 게이트와 게이트 간의 간섭 캐패시턴스를 감소시킴으로써 소자의 읽기 속도를 증가시킬 수 있다.

Claims (13)

  1. 플로팅 게이트, 유전체막, 컨트롤 게이트, 텅스텐 실리사이드막 및 하드 마스크막의 적층 구조로 이루어진 게이트가 형성된 반도체 기판이 제공되는 단계;
    상기 게이트 사이에 상기 게이트보다 낮은 높이까지 희생 절연막을 형성하는 단계;
    상기 노출된 게이트의 측벽에 스페이서를 형성하되, 상기 스페이서 사이에 상기 희생 절연막의 일부가 노출되는 단계;
    상기 희생 절연막을 제거하여 상기 스페이서 아래에 공간을 형성하는 단계; 및
    상기 스페이서 사이의 공간이 막히도록 절연막을 형성하여 상기 스페이서 하부의 상기 게이트 사이에 공기층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 전도성 라인이 소정의 패턴으로 형성된 반도체 기판이 제공되는 단계;
    상기 전도성 라인보다 낮은 높이까지 희생 절연막을 형성하는 단계;
    상기 희생 절연막 상부의 상기 전도성 라인 측벽에 스페이서를 형성하는 단계;
    상기 희생 절연막을 제거하는 단계; 및
    상기 스페이서 사이의 공간이 막히도록 절연막을 형성하여 상기 스페이서 하부의 상기 전도성 라인 사이에 공기층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 희생 절연막은 O2 플라즈마로 제거할 수 있는 물질로 형성하는 반도체 소자의 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 희생 절연막은 상기 텅스텐 실리사이드 측벽 일부 또는 전체가 노출되도록 형성하는 반도체 소자의 제조방법.
  5. 제1항 또는 제2항에 있어서,
    상기 희생 절연막은 아몰포스-카본, SOC, i-라인 포토레지스트막으로 형성하는 반도체 소자의 제조방법.
  6. 제1항 또는 제2항에 있어서,
    상기 희생 절연막을 형성하는 단계는,
    전체 구조 상부에 상기 희생 절연막을 형성하는 단계; 및
    에치백 공정으로 상기 희생 절연막을 식각하여 상기 게이트 사이에만 잔류시키면서 상기 게이트의 상부 측벽을 노출시키는 단계를 더 포함하는 반도체 소자의 제조방법.
  7. 제1항 또는 제2항에 있어서,
    상기 스페이서는 상기 희생 절연막과 식각 선택비가 다른 반도체 소자의 제조방법.
  8. 제1항 또는 제2항에 있어서,
    상기 스페이서는 200℃ 내지 400℃의 온도에서 PE CVD방식을 이용하여 절연막인 산화막 또는 질화막으로 형성하는 반도체 소자의 제조방법.
  9. 제1항 또는 제2항에 있어서,
    상기 스페이서는 건식 식각 공정으로 형성되는 반도체 소자의 제조방법.
  10. 제1항 또는 제8항에 있어서,
    상기 스페이서 형성 공정시 상기 게이트 상부에 상기 절연막의 일부가 잔류하는 반도체 소자의 제조방법.
  11. 제2항 또는 제8항에 있어서,
    상기 스페이서 형성 공정시 상기 전도성 라인 상부에 상기 절연막의 일부가 잔류하는 반도체 소자의 제조방법.
  12. 제1항 또는 제2항에 있어서,
    상기 희생 절연막은 O2 플라즈마를 이용하여 제거하는 반도체 소자의 제조방법.
  13. 제1항 또는 제2항에 있어서,
    상기 절연막은 고온의 퍼니스에서 산화막으로 형성하는 반도체 소자의 제조방법.
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