KR20090035145A - 메모리 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 메모리 소자의 제조방법에 관한 것으로, 하부 구조가 형성된 반도체 기판상에 다수의 금속 배선을 형성하는 단계와, 상기 각 금속 배선 측벽에 스페이서를 형성하는 단계와, 상기 스페이서 사이에 콘택 플러그를 형성하는 단계와, 상기 스페이서의 유전율을 낮추는 단계를 포함한다.
DRAM, 비트 라인, 스페이서, 실리콘 질화막, 실리콘 산화막, 기생 커패시턴스, 열처리 공정, 플라즈마 처리

Description

메모리 소자 및 그의 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은 메모리 소자 및 그의 제조방법에 관한 것으로, 특히, 비트 라인들 사이의 기생 커패시턴스를 감소시키기 위한 메모리 소자 및 그의 제조방법에 관한 것이다.
메모리 소자가 고집적화 및 소형화되어 감에 따라 비트 라인과 스토리지 노드 콘택(storage node contact; SNC) 플러그 사이의 간격이 좁아져 비트 라인들 사이의 기생 커패시턴스가 증가하고 있다.
일반적으로, 비트 라인 측벽에 실리콘 질화물로 이루어진 스페이서가 형성되는데, 이는 비트 라인 측벽이 산화되는 것을 방지하고, 비트 라인과 스토리지 노드 콘택(SNC) 플러그 사이의 절연 특성을 향상시키기 위해 사용된다.
이와 같이, 비트 라인과 스토리지 노드 콘택(SNC) 플러그 사이에 형성되는 실리콘 질화물은 우수한 절연 특성을 가지고 있으나, 유전율이 높아 비트 라인들 사이의 기생 커패시턴스를 증가시키는 요인이 되고 있다. 이러한 비트 라인들 사이의 기생 커패시턴스 증가는 소자의 전기적 특성을 저하시킨다.
본 발명은 비트 라인 또는 금속 배선 측벽에 형성된 제1 및 제2 스페이서를 제1 및 제2 스페이서보다 유전율이 낮은 절연 물질로 변화시켜줌으로써 비트 라인들 사이의 기생 커패시턴스를 감소시킬 수 있다.
본 발명의 실시 예에 따른 메모리 소자는, 다수의 비트 라인과, 비트 라인 사이에 형성된 스토리지 노드 콘택 플러그와, 비트 라인과 스토리지 노드 콘택 플러그 사이에 형성되며, 질화물보다 낮은 유전율을 갖는 적층 구조의 스페이서를 포함한다.
상기에서, 적층 구조의 스페이서는 비트 라인 측벽에 접하는 제1 및 제2 스페이서, 스토리지 노드 콘택 플러그 표면에 접하는 제3 스페이서로 이루어진다. 제2 스페이서는 제1 스페이서보다 유전율이 낮다. 제3 스페이서는 제2 스페이서보다 유전율이 낮다.
제1, 제2 및 제3 스페이서는 실리콘 산화물로 이루어진다. 실리콘 산화물로 이루어진 제1 및 제2 스페이서는 SiOxNy 또는 SiO2이다. SiOxNy의 x는 1 내지 2의 범위를 갖고, y는 0 내지 1.33의 범위를 갖는다. 실리콘 산화물로 이루어진 제3 스페이서는 SiO2인이다. 제3 스페이서는 스토리지 노드 콘택 플러그의 폭의 1% 내지 70% 이다.
본 발명의 제1 실시 예에 따른 메모리 소자의 제조방법은, 하부 구조가 형성된 반도체 기판상에 다수의 금속 배선을 형성한다. 각 금속 배선 측벽에 스페이서를 형성한다. 스페이서 사이에 콘택 플러그를 형성한다. 스페이서의 유전율을 낮춘다.
상기에서, 스페이서는 실리콘 질화물로 형성한다. 실리콘 질화물은 Si3N4로 형성한다. 실리콘 질화물에서 실리콘(Si)과 질화물(N)은 1 : 1.33 내지 3 : 1.33의 조성비를 갖는다.
스페이서의 유전율을 낮추기 위해 열처리 공정을 실시한다. 열처리 공정은 H2 및 O2 가스를 혼합한 혼합 가스 분위기에서 금속 배선 측벽이 산화되지 않는 조건으로 실시한다. H2 및 O2 가스는 1 : 1 내지 8 : 1의 비율로 혼합한다. 열처리 공정은 500℃ 내지 1000℃의 온도와 100Torr 내지 10mTorr의 압력 조건에서 실시한다.
유전율을 낮추는 단계에서 스페이서의 물질이 실리콘 질화물에서 실리콘 산화물로 변한다. 실리콘 산화물은 SiOxNy 또는 SiO2로 형성된다. SiOxNy의 x는 1 내지 2의 범위를 갖고, y는 0 내지 1.33의 범위를 갖는다.
유전율을 낮추는 단계에서 스페이서와 접촉하는 콘택 플러그의 표면에 스페이서와 동일하거나 낮은 유전율을 갖는 절연 물질이 형성된다. 절연 물질은 실리콘 산화물로 형성된다. 실리콘 산화물은 SiO2로 형성된다. 절연 물질의 폭은 콘택 플러그의 폭의 1% 내지 70%를 갖는다. 절연 물질에 의해 금속 배선과 콘택 플러그 사이의 거리가 멀어진다.
본 발명의 제2 실시 예에 따른 메모리 소자의 제조방법은, 반도체 기판 상부에 금속 배선을 형성한다. 금속 배선 측벽에 제1 스페이서를 형성한다. 금속 배선 사이의 공간이 채워지도록 절연막을 형성한다. 절연막에 콘택 홀을 형성한다. 콘택 홀 측벽에 제2 스페이서를 형성한다. 콘택 홀 내부에 스토리지 노드 콘택 플러그를 형성한다. 제1 및 제2 스페이서의 유전율을 낮춘다.
상기에서, 제1 스페이서는 실리콘 질화물로 형성한다. 제2 스페이서는 실리콘 질화물로 형성한다. 실리콘 질화물은 Si3N4로 형성한다. 실리콘 질화물에서 실리콘(Si)과 질화물(N)은 1 : 1.33 내지 3 : 1.33의 조성비를 갖는다.
제1 및 제2 스페이서의 유전율을 낮추기 위해 열처리 공정을 실시한다. 열처리 공정은 H2 및 O2 가스를 혼합한 혼합 가스 분위기에서 금속 배선 측벽이 산화되지 않는 조건으로 실시한다. H2 및 O2 가스는 1 : 1 내지 8 : 1의 비율로 혼합한다. 열처리 공정은 500℃ 내지 1000℃의 온도와 100Torr 내지 10mTorr의 압력 조건에서 실시한다.
유전율을 낮추는 단계에서 제1 및 제2 스페이서의 물질이 실리콘 질화물에서 실리콘 산화물로 변한다. 실리콘 산화물은 SiOxNy 또는 SiO2로 형성된다. SiOxNy의 x는 1 내지 2의 범위를 갖고, y는 0 내지 1.33의 범위를 갖는다.
유전율을 낮추는 단계에서 제2 스페이서와 접촉하는 스토리지 노드 콘택 플러그의 표면에 제2 스페이서와 동일하거나 낮은 유전율을 갖는 절연 물질이 형성된다. 절연 물질은 실리콘 산화물로 형성된다. 실리콘 산화물은 SiO2로 형성된다. 절연 물질의 폭은 스토리지 노드 콘택 플러그의 폭의 1% 내지 70%를 갖는다. 절연 물질에 의해 금속 배선과 스토리지 노드 콘택 플러그 사이의 거리가 멀어진다.
본 발명의 제3 실시 예에 따른 메모리 소자의 제조방법은, 게이트 사이에 랜딩 플러그가 형성된 반도체 기판 상부에 식각 정지막 및 제1 도전막을 형성한다. 제1 도전막을 패터닝하여 비트 라인을 형성한다. 비트 라인 측벽에 제1 스페이서를 형성한다. 비트 라인 사이를 제1 절연막으로 채운다. 제1 절연막 및 식각 정지막을 식각하여 랜딩 플러그를 노출시키는 스토리지 노드 콘택 홀을 형성한다. 비트 라인 및 스토리지 노드 콘택 홀 측벽에 제2 스페이서를 형성한다. 스토리지 노드 콘택 홀 내에 스토리지 노드 콘택 플러그를 형성한다. 제1 및 제2 스페이서의 유전율을 낮춘다.
상기에서, 식각 정지막과 제1 도전막 사이에 베리어 메탈막을 더 형성한다. 제1 스페이서는 실리콘 질화물로 형성한다. 제2 스페이서는 실리콘 질화물로 형성한다. 실리콘 질화물은 Si3N4로 형성한다. 실리콘 질화물에서 실리콘(Si)과 질화 물(N)은 1 : 1.33 내지 3 : 1.33의 조성비를 갖는다.
제1 및 제2 스페이서의 유전율을 낮추기 위해 열처리 공정을 실시한다. 열처리 공정은 H2 및 O2 가스를 혼합한 혼합 가스 분위기에서 비트 라인 측벽이 산화되지 않는 조건으로 실시한다. H2 및 O2 가스는 1 : 1 내지 8 : 1의 비율로 혼합한다. 열처리 공정은 500℃ 내지 1000℃의 온도와 100Torr 내지 10mTorr의 압력 조건에서 실시한다.
유전율을 낮추는 단계에서 제1 및 제2 스페이서의 물질이 실리콘 질화물에서 실리콘 산화물로 변한다. 실리콘 산화물은 SiOxNy 또는 SiO2로 형성된다. SiOxNy의 x는 1 내지 2의 범위를 갖고, y는 0 내지 1.33의 범위를 갖는다.
유전율을 낮추는 단계에서 제2 스페이서와 접촉하는 스토리지 노드 콘택 플러그의 표면에 제2 스페이서와 동일하거나 낮은 유전율을 갖는 절연 물질이 형성된다. 절연 물질은 실리콘 산화물로 형성된다. 실리콘 산화물은 SiO2로 형성된다.
절연 물질의 폭은 스토리지 노드 콘택 플러그의 폭의 1% 내지 70%를 갖는다. 절연 물질에 의해 비트 라인과 스토리지 노드 콘택 플러그 사이의 거리가 멀어진다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 열처리 공정을 실시하여 실리콘 질화물로 형성된 제1 및 제2 스페이서 를 제1 및 제2 스페이서보다 유전율이 낮은 절연 물질로 변화시켜줌으로써 비트 라인들 사이의 기생 커패시턴스를 감소시킬 수 있다.
둘째, 비트 라인들 사이의 기생 커패시턴스를 감소시킴으로써 반도체 소자의 전기적 특성을 향상시킬 수 있다.
셋째, 유전율이 낮은 제1 절연물질과 접촉하는 스토리지 노드 콘택 플러그의 표면에 제1 절연 물질과 동일하거나 낮은 유전율을 갖는 제2 절연 물질이 형성됨으로써 비트 라인과 스토리지 노드 콘택 플러그 사이의 거리를 멀어지게 할 수 있다.
넷째, 비트 라인과 스토리지 노드 콘택 플러그 사이의 거리가 멀어짐으로써 비트 라인들 사이의 기생 커패시턴스가 감소하게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f는 본 발명의 제1 실시 예에 따른 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도로서, 좌측 단면도는 비트 라인(B/L) 방향으로 절취한 단면도를 나타낸 것이고, 우측 단면도는 워드 라인(W/L) 방향으로 절취한 단면도를 나타낸 것이다.
도 1a를 참조하면, 반도체 기판(100)의 소자 분리 영역에 소자 분리막(미도시)을 형성하여 활성 영역과 소자 분리 영역을 정의한다.
그런 다음, 반도체 기판(100) 상부에 게이트 절연막(102), 제1 도전막(104) 및 제1 하드 마스크막(106)을 형성한 후 식각 공정으로 제1 하드 마스크막(106), 제1 도전막(104) 및 게이트 절연막(102)을 패터닝하여 게이트 절연막(102), 제1 도전막(104) 및 제1 하드 마스크막(106)으로 적층 된 게이트를 형성한다. 구체적으로, 제1 하드 마스크막(106), 제1 도전막(104) 및 게이트 절연막(102)은 워드 라인(W/L) 형태로 패터닝 된다.
그런 다음, 게이트를 포함한 반도체 기판(100) 상부에 SAC(Self Align Contact) 질화막(108)을 형성한 후 게이트 사이에 이온 주입 마스크(미도시)를 이용한 이온 주입 공정을 실시하여 소스 및 드레인 접합(110)을 형성한다.
그런 다음, 게이트 사이가 채워지도록 SAC 질화막(108) 상부에 제1 절연막(112)을 형성한다. 제1 절연막(112)을 형성한 후 제1 하드 마스크막(106) 상부가 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시한다. 이로써, 제1 절연막(112)은 게이트 사이에만 잔류하게 된다. 이어서, 소스 및 드레인 접합(110) 상부의 제1 절연막(112) 및 SAC 질화막(108)을 식각하여 소스 및 드레인 접합(110)을 오픈시키는 콘택 홀을 형성한다. 이때, SAC 질화막(108)은 게이트 측벽에 제1 스페이서(108a) 형태로 잔류된다.
그런 다음, 콘택 홀이 채워지도록 제2 도전막을 형성한 후 화학적 기계적 연마(CMP) 공정을 실시하여 랜딩 플러그(landing plug; 114)를 형성한다.
도 1b를 참조하면, 랜딩 플러그(114)가 형성된 반도체 기판(100) 상부에 식각 정지막(116), 베리어 메탈막(118), 비트 라인용 제3 도전막(120) 및 제2 하드 마스크막(122)을 형성한다. 이때, 제3 도전막(120)은 텅스텐(W)막, 티타늄(Ti)막 및 티타늄 질화막(TiN)이 적층된 구조로 형성하는 것이 바람직하다.
그런 다음, 식각 공정으로 제2 하드 마스크막(122), 제3 도전막(120) 및 베리어 메탈막(118)을 패터닝하여 드레인에 형성된 플러그(미도시)와 연결되는 비트 라인(123)을 형성한다.
도 1c를 참조하면, 비트 라인(123)을 포함한 반도체 기판(100) 표면에 제2 절연막을 형성한다. 이때, 제2 절연막은 실리콘 질화물로 형성하되, 바람직하게는 Si3N4로 형성한다. 여기서, 실리콘(Si)과 질화물(N)은 1 : 1.33 내지 3 : 1.33의 조성비를 갖는다. 식각 공정으로 제2 하드 마스크막(122) 상부와 랜딩 플러그(114) 상부에 형성된 제2 절연막을 식각하여 비트 라인(123) 측벽에 제2 스페이서(124)를 형성한다.
그런 다음, 비트 라인(123) 사이를 절연시키기 위해 비트 라인(123) 사이가 채워지도록 제3 절연막(126)을 형성한 후 제2 하드 마스크막(122) 상부가 노출될 때까지 화학적 기계적 연마(CMP) 공정을 실시하여 제3 절연막(126)을 평탄화시킨다.
그런 다음, 제3 절연막(126)과 식각 정지막(116)을 식각하여 랜딩 플러그(114)를 노출하는 스토리지 노드 콘택 홀(SNC; 128)을 형성한다.
도 1d를 참조하면, 스토리지 노드 콘택 홀(SNC; 128)을 포함한 제2 하드 마스크막(122) 및 제3 절연막(126) 상부에 제4 절연막을 형성한다. 이때, 제4 절연막은 실리콘 질화물로 형성하되, 바람직하게는 Si3N4로 형성한다. 여기서, 실리콘(Si) 과 질화물(N)은 1 : 1.33 내지 3 : 1.33의 조성비를 갖는다. 식각 공정으로 제3 절연막(126) 및 제2 하드 마스크막(122) 상부와 스토리지 노드 콘택 홀(SNC; 128) 하부에 형성된 제4 절연막을 식각하여 비트 라인(123) 및 스토리지 노드 콘택 홀(SNC; 128) 측벽에 제3 스페이서(130)를 형성한다. 제3 스페이서(130)를 형성하기 위한 식각 공정 시 랜딩 플러그(114)가 노출된다.
도 1e를 참조하면, 스토리지 노드 콘택 홀(SNC; 128)이 채워지도록 스토리지 노드 콘택 홀(SNC; 128) 상부에 제4 도전막을 형성한 후 에치백(etchback) 또는 화학적 기계적 연마(CMP) 공정으로 평탄화하여 후속 공정에서 형성되는 커패시터의 스토리지 노드(미도시)와 접촉할 스토리지 노드 콘택 플러그(132)를 형성하여 스토리지 노드 콘택 구조를 형성한다. 이때, 제4 도전막은 폴리실리콘막으로 형성한다.
도 1f를 참조하면, 열처리 공정 또는 플라즈마(plasma) 처리를 하여 제2 및 제3 스페이서(124 및 130)를 제2 및 제3 스페이서(124 및 130)보다 유전율이 낮은 제1 절연 물질(124a 및 130a)로 변화시킨다. 이때, 열처리 공정은 H2 및 O2 가스를 1 : 1 내지 8 : 1의 비율로 혼합한 혼합 가스 분위기에서 비트 라인(123) 측벽이 산화되지 않는 조건으로 실시하되, 바람직하게는 500℃ 내지 1000℃의 온도와 100Torr 내지 10mTorr의 압력 조건에서 실시하고, 플라즈마 처리는 O2 가스를 이용하여 실시한다. 유전율이 낮은 제1 절연 물질(124a 및 130a)은 실리콘 산화물로 형성하되, 바람직하게는 SiOxNy 또는 SiO2로 형성한다. 이때, SiOxNy의 x는 1 내지 2의 범위를 갖고, y는 0 내지 1.33의 범위를 갖는다. 제2 및 제3 스페이서(124 및 130) 형성 공정시 제2 및 제3 스페이서(124 및 130)는 실리콘(Si)이 질화물(N)보다 많이 포함된 실리콘 질화물로 형성되기 때문에 열처리 공정 또는 플라즈마 처리시 제2 및 제3 스페이서(124 및 130)보다 유전율이 낮은 제1 절연 물질(124a 및 130a)로 변화시키기 쉽다.
비트 라인(123) 측벽에 형성되는 스페이서를 제2 및 제3 스페이서(124 및 130)와 같이 적층 구조로 형성하지 않고, 단일층으로 형성하였을 때 열처리 공정을 실시할 경우, 스페이서 측면의 일부가 유전율이 낮은 절연 물질 즉, 실리콘 산화물로 변화된다. 열처리 공정시 O2 가스만을 이용할 경우, 제2 및 제3 스페이서(124 및 130)의 물질인 실리콘 질화물은 산화되는 조건을 확보하기가 어렵다. 따라서, 열처리 공정시 H2 및 O2 가스를 혼합하여 사용한다.
열처리 또는 플라즈마 처리시 유전율이 낮은 제1 절연 물질(124a 및 130a)과 접촉하는 스토리지 노드 콘택 플러그(132)의 표면에 제1 절연 물질(124a 및 130a)과 동일하거나 낮은 유전율을 갖는 제2 절연 물질(134)이 형성된다. 이때, 제2 절연 물질(134)은 실리콘 산화물로 형성되데, 바람직하게는 SiO2로 형성된다. 또한, 제2 절연 물질(134)의 폭은 스토리지 노드 콘택 플러그(132) 폭의 1% 내지 70%까지 넓어질 수 있다. 이렇게, 스토리지 노드 콘택 플러그(132) 표면에 제2 절연 물질(134)이 형성됨으로써 비트 라인(123)과 스토리지 노드 콘택 플러그(132) 사이의 거리(D)가 멀어져 비트 라인들 사이의 기생 커패시턴스를 감소시킬 수 있다.
이후, 스토리지 노드 콘택과 접촉하는 커패시터 및 나머지 배선 형성 공정은 통상의 공정에 따라 진행된다.
상기와 같이, 열처리 공정 또는 플라즈마 처리를 하여 실리콘 질화물로 형성된 제2 및 제3 스페이서(124 및 130)를 제2 및 제3 스페이서(124 및 130)보다 유전율이 낮은 제1 절연 물질(124a 및 130a)로 변화시켜줌으로써 비트 라인들 사이의 기생 커패시턴스를 감소시킬 수 있다. 이로 인하여 반도체 소자의 전기적 특성을 향상시킬 수 있다.
또한, 유전율이 낮은 제1 절연 물질(124a 및 130a)과 접촉하는 스토리지 노드 콘택 플러그(132)의 표면에 제1 절연 물질(124a 및 130a)보다 유전율이 같거나 낮은 제2 절연 물질(134)이 형성됨으로써 비트 라인(123)과 스토리지 노드 콘택 플러그(132) 사이의 거리(D)를 멀어지게 할 수 있다. 스토리지 노드 콘택 플러그(132) 형성 공정 후에 열처리 공정을 한번 더 실시함으로써 제2 절연 물질(134)의 폭을 더 증가시킬 수 있다. 이렇게, 비트 라인(123)과 스토리지 노드 콘택 플러그(132) 사이의 거리(D)가 멀어짐으로써 비트 라인들 사이의 기생 커패시턴스가 감소하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
104 : 제1 도전막 106 : 제1 하드 마스크막
108 : SAC 질화막 108a : 제1 스페이서
110 : 소스 및 드레인 접합 112 : 제1 절연막
114 : 랜딩 플러그 116 : 식각 정지막
118 : 베리어 메탈막 120 : 제3 도전막
122 : 제2 하드 마스크막 123 : 비트 라인
124 : 제2 스페이서 126 : 제2 절연막
128 : 스토리지 노드 콘택 홀 130 : 제3 스페이서
132 : 스토리지 노드 콘택 플러그 134 : 제2 절연 물질
124a, 130a : 제1 절연 물질
D : 비트 라인과 스토리지 노드 콘택 플러그 간의 거리

Claims (31)

  1. 다수의 비트 라인;
    상기 비트 라인 사이에 형성된 스토리지 노드 콘택 플러그; 및
    상기 비트 라인과 스토리지 노드 콘택 플러그 사이에 형성되며, 질화물보다 낮은 유전율을 갖는 적층 구조의 스페이서를 포함하는 메모리 소자.
  2. 제1항에 있어서,
    상기 적층 구조의 스페이서는 상기 비트 라인 측벽에 접하는 제1 및 제2 스페이서, 상기 스토리지 노드 콘택 플러그 표면에 접하는 제3 스페이서로 이루어진 메모리 소자.
  3. 제2항에 있어서,
    상기 제2 스페이서는 상기 제1 스페이서보다 유전율이 낮은 메모리 소자.
  4. 제2항에 있어서,
    상기 제3 스페이서는 상기 제2 스페이서보다 유전율이 낮은 메모리 소자.
  5. 제2항에 있어서,
    상기 제1, 제2 및 제3 스페이서는 실리콘 산화물로 이루어진 메모리 소자.
  6. 제5항에 있어서,
    상기 실리콘 산화물로 이루어진 상기 제1 및 제2 스페이서는 SiOxNy 또는 SiO2인 메모리 소자.
  7. 제6항에 있어서,
    상기 SiOxNy의 x는 1 내지 2의 범위를 갖고, y는 0 내지 1.33의 범위를 갖는 메모리 소자.
  8. 제5항에 있어서,
    상기 실리콘 산화물로 이루어진 상기 제3 스페이서는 SiO2인 메모리 소자.
  9. 제2항에 있어서,
    상기 제3 스페이서는 상기 스토리지 노드 콘택 플러그의 폭의 1% 내지 70%인 메모리 소자.
  10. 하부 구조가 형성된 반도체 기판상에 다수의 금속 배선을 형성하는 단계;
    상기 각 금속 배선 측벽에 스페이서를 형성하는 단계;
    상기 스페이서 사이에 콘택 플러그를 형성하는 단계; 및
    상기 스페이서의 유전율을 낮추는 단계를 포함하는 메모리 소자의 제조방법.
  11. 반도체 기판 상부에 금속 배선을 형성하는 단계;
    상기 금속 배선 측벽에 제1 스페이서를 형성하는 단계;
    상기 금속 배선 사이의 공간이 채워지도록 절연막을 형성하는 단계;
    상기 절연막에 콘택 홀을 형성하는 단계;
    상기 콘택 홀 측벽에 제2 스페이서를 형성하는 단계;
    상기 콘택 홀 내부에 스토리지 노드 콘택 플러그를 형성하는 단계; 및
    상기 제1 및 제2 스페이서의 유전율을 낮추는 단계를 포함하는 메모리 소자의 제조방법.
  12. 제10항에 있어서,
    상기 스페이서는 실리콘 질화물로 형성하는 메모리 소자의 제조방법.
  13. 제11항에 있어서,
    상기 제1 스페이서는 실리콘 질화물로 형성하는 메모리 소자의 제조방법.
  14. 제11항에 있어서,
    상기 제2 스페이서는 실리콘 질화물로 형성하는 메모리 소자의 제조방법.
  15. 제14항에 있어서,
    상기 실리콘 질화물은 Si3N4로 형성하는 메모리 소자의 제조방법.
  16. 제14항에 있어서,
    상기 실리콘 질화물에서 실리콘(Si)과 질화물(N)은 1 : 1.33 내지 3 : 1.33의 조성비를 갖는 메모리 소자의 제조방법.
  17. 제10항에 있어서,
    상기 스페이서의 유전율을 낮추기 위해 열처리 공정을 실시하는 메모리 소자의 제조방법.
  18. 제11항에 있어서,
    상기 제1 및 제2 스페이서의 유전율을 낮추기 위해 열처리 공정을 실시하는 메모리 소자의 제조방법.
  19. 제17항 또는 제18항에 있어서,
    상기 열처리 공정은 H2 및 O2 가스를 혼합한 혼합 가스 분위기에서 상기 금속 배선 측벽이 산화되지 않는 조건으로 실시하는 메모리 소자의 제조방법.
  20. 제19항에 있어서,
    상기 H2 및 O2 가스는 1 : 1 내지 8 : 1의 비율로 혼합하는 메모리 소자의 제조방법.
  21. 제19항에 있어서,
    상기 열처리 공정은 500℃ 내지 1000℃의 온도와 100Torr 내지 10mTorr의 압력 조건에서 실시하는 메모리 소자의 제조방법.
  22. 제10항에 있어서,
    상기 유전율을 낮추는 단계에서 상기 스페이서의 물질이 실리콘 질화물에서 실리콘 산화물로 변하는 메모리 소자의 제조방법.
  23. 제11항에 있어서,
    상기 유전율을 낮추는 단계에서 상기 제1 및 제2 스페이서의 물질이 실리콘 질화물에서 실리콘 산화물로 변하는 메모리 소자의 제조방법.
  24. 제22항 또는 제23항에 있어서,
    상기 실리콘 산화물은 SiOxNy 또는 SiO2로 형성되는 메모리 소자의 제조방법.
  25. 제24항에 있어서,
    상기 SiOxNy의 x는 1 내지 2의 범위를 갖고, y는 0 내지 1.33의 범위를 갖는 메모리 소자의 제조방법.
  26. 제10항에 있어서,
    상기 유전율을 낮추는 단계에서 상기 스페이서와 접촉하는 상기 콘택 플러그의 표면에 상기 스페이서와 동일하거나 낮은 유전율을 갖는 절연 물질이 형성되는 메모리 소자의 제조방법.
  27. 제11항에 있어서,
    상기 유전율을 낮추는 단계에서 상기 제2 스페이서와 접촉하는 상기 스토리지 노드 콘택 플러그의 표면에 상기 제2 스페이서와 동일하거나 낮은 유전율을 갖 는 절연 물질이 형성되는 메모리 소자의 제조방법.
  28. 제26항 또는 제27항에 있어서,
    상기 절연 물질은 실리콘 산화물로 형성되는 메모리 소자의 제조방법.
  29. 제28항에 있어서,
    상기 실리콘 산화물은 SiO2로 형성되는 메모리소자의 제조방법.
  30. 제26항에 있어서,
    상기 절연 물질의 폭은 상기 콘택 플러그의 폭의 1% 내지 70%를 갖는 메모리 소자의 제조방법.
  31. 제27항에 있어서,
    상기 절연 물질의 폭은 상기 스토리지 노드 콘택 플러그의 폭의 1% 내지 70%를 갖는 메모리 소자의 제조방법.
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