KR20060000964A - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

Info

Publication number
KR20060000964A
KR20060000964A KR1020040049960A KR20040049960A KR20060000964A KR 20060000964 A KR20060000964 A KR 20060000964A KR 1020040049960 A KR1020040049960 A KR 1020040049960A KR 20040049960 A KR20040049960 A KR 20040049960A KR 20060000964 A KR20060000964 A KR 20060000964A
Authority
KR
South Korea
Prior art keywords
forming
contact hole
upper electrode
interlayer insulating
bit line
Prior art date
Application number
KR1020040049960A
Other languages
English (en)
Inventor
조윤석
김광옥
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040049960A priority Critical patent/KR20060000964A/ko
Publication of KR20060000964A publication Critical patent/KR20060000964A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 캐패시터의 상부전극을 노출시키는 콘택홀과, 비트라인을 노출시키는 콘택홀을 동시에 형성할 때에도 상부전극이 손상받지 않는 반도체 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 소정공정이 완료된 기판상에 비트라인을 형성하는 단계; 상기 비트라인을 덮을 수 있도록 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막상에 상기 비트라인과 겹치지 않도록 하부전극을 형성하는 단계; 상기 하부전극상에 유전체 박막을 형성하는 단계; 상기 유전체 박막상에 제1 상부전극을 형성하는 단계; 상기 제1 상부전극상에 텅스텐막으로 제2 상부전극을 형성하는 단계; 상기 제2 상부전극까지 덮을 수 있도록 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막을 선택적으로 제거하여 상기 제2 상부전극이 노출되는 제1 콘택홀과 상기 비트라인이 노출되는 제2 콘택홀을 형성하는 단계;상기 제1 콘택홀과 제2 콘택홀을 도전성물질로 매립하여 제1 및 제2 콘택플러그를 형성하는 단계; 및 상기 제1 콘택플러그와 상기 제2 콘택플러그에 각각 금속배선을 연결하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
반도체, 금속배선, 캐패시터, 하드마스크, 콘택홀.

Description

반도체 장치의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도1a 내지 도1c는 종래기술에 의한 반도체 장치의 제조방법을 나타내는 도면.
도2a 내지 도2f는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
37 : 하부전극
38 : 유전체 박막
39 : 상부전극
40 : 보호용 텅스텐막
41 : 층간절연막
42 : 폴리실리콘 하드마스크
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 캐패시터의 상부전극과 금속배선을 연결하기 위한 콘택플러그를 안정적으로 형성할 수 있는 반도체 장치의 제조방법에 관한 것이다.
반도체 장치, 특히 메모리 장치의 제조공정중 일반적인 설계중 하나로 금속배선을 캐패시터의 상부전극과 연결하기 위한 콘택플러그와, 비트라인과 연결하기 위한 콘택플러그를 동시에 형성하는 경우가 있다. 이를 경우 캐패시터의 상부전극과 연결하기 위한 콘택플러그 보다 비트라인와 연결하기 위한 콘택플러그를 형성하는데 더 큰 어려움이 있다.
왜냐하면 통상적으로 메모리 장치에선 비트라인보다 캐패시터가 더 높은 위치에 형성되어, 비트라인과 연결하기 위한 콘택플러그를 형성하기 위해서는 더 많은 층간절연막을 제거해내야 하기 때문이다.
도1a 내지 도1c는 종래기술에 의한 반도체 장치의 제조방법을 나타내는 도면이다.
도1a에 도시된 바와 같이, 종래기술에 의한 반도체 장치의 제조방법은 먼저, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(13)을 관통하여 반도체기판(10)의 활성영역(11)이 노출되는 콘택홀(12a,12b)을 형성한다.
이어서, 콘택홀(12a,12b)을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다.
여기서 콘택플러그(12a)는 비트라인과 연결될 콘택플러그이고, 콘택플러그(12b)는 캐패시터의 하부전극과 연결된 콘택플러그이다.
이어서 비트라인(14)을 형성하고, 비트라인(14)을 덮을 수 있도록 층간절연막(15)을 형성한 다음, 층간절연막(15)을 선택적으로 제거하여 콘택플러그(12b)가 노출되도록 콘택홀을 형성한다. 이어서 그 콘택홀에 도전성 물질을 매립하여 콘택플러그(16)를 형성한다.
이어서 콘택플러그(16) 상에 하부전극(17)/유전체 박막(18)/상부전극(19)으로 적층된 캐패시터를 형성한다.
이어서 캐패시터를 덮을 수 있도록 층간절연막(20)을 형성한다.
이어서 도1b에 도시된 바와 같이, 금속배선을 캐패시터의 상부전극과, 비트라인과 각각 연결시킬 콘택플러그의 형성을 위한 폴리실리콘 하드마스크 패턴(21)을 형성한다.
이어서 도1c에 도시된 바와 같이, 폴리실리콘 하드마스크 패턴(21)을 식각마스크로 하여 층간절연막(20) 및 층간절연막(15)을 선택적으로 제거하여, 캐패시터의 상부전극을 노출시키는 콘택홀(A)과, 비트라인(14)을 노출시키는 콘택홀(B)을 형성한다.
여기서 폴리실리콘 하드마스크 패턴(21)을 사용하는 경우는 형성시킬 콘택홀의 깊이가 너무 깊어서, 종래에 통상적으로 사용하던 감광막 패턴만으로는 안정적으로 콘택홀을 형성시킬 수가 없기 때문이다. 먼저 감광막 패턴을 형성하고, 형성된 감광막 패턴으로 폴리실리콘 하드마스크를 패터닝한다. 이어서 패터닝된 폴리실 리콘 하드마스크 패턴을 이용하여 캐패시터의 상부전극을 노출시키는 콘택홀(A)과, 비트라인(14)을 노출시키는 콘택홀(B)을 형성하게 되는 것이다.
이어서 폴리실리콘 하드마스크 패턴(21)을 제거한다.
이어서 콘택홀(A,B)에 도전성 물질을 매립하여 콘택플러그를 형성한 다음, 후속공정에서 금속배선과 연결시킨다.
이 때 캐패시터의 상부전극(19)과 연결시키기 위한 콘택홀과 비트라인(14)과 연결시키기 위한 콘택홀의 깊이가 서로 다르다.
상부전극(19)과 연결시키기 위한 콘택홀(A)은 통상 3000 ~ 4000Å인 데 비해, 비트라인과 연결시키기 위한 콘택홀(B)은 통상 20000 ~ 30000Å 만큼의 층간절연막을 제거해 내야 한다.
따라서 비트라인과 연결시키기 위한 콘택홀을 안정적으로 뚫는 과정에서 상부전극(19)과 연결시키기 위한 콘택홀(A)은 이미 완성되어, 그 때 노출된 상부전극(19)이 데미지를 입게된다. (도1c의 X 참조)
캐패시터의 상부전극(19)은 도전성 폴리실리콘막 또는 티타늄질화막을 유전체 박막위에 얇게 형성한 다음, 폴리실리콘으로 캡핑하게 된다.
통상 상부전극(19)에 사용된 물질들은 층간절연막으로 사용된 물질에 비해 식각선택비가 높은 편이지만, 비트라인과 연결시키기 위한 콘택홀(B) 형성을 위해 20000 ~ 30000Å 만큼의 층간절연막을 제거해 내는 과정에서 상부전극이 펀칭(punch) 즉 손상되는 경우가 있다.
이를 경우 금속과 상부전극간의 접촉 컨덕티브티(conductivity)가 불안해 질 수 있으며, 펀치가 과하게 진행되어 상부전극쪽 콘택플러그가 하부 비트라인 층과 전기적인 쇼트가 발생할 수도 있다. 이를 방지하기 위하여 상부전극쪽 콘택플러그 하부 비트라인에 여유공간을 두고 비트라인 패드를 형성하는 경우도 있으나 이렇게 하게 되면, 설계상 제약을 많이 받게 된다.
또한, 폴리실리콘 하드마사크를 제거하는 과정에서도 상부전극이 노출되어 있게 되므로, 만약 상부전극이 폴리실리콘으로 형성되어 있다면, 상부전극이 일정부분 손상받는 단점도 있다.
본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 캐패시터의 상부전극을 노출시키는 콘택홀과, 비트라인을 노출시키는 콘택홀을 동시에 형성할 때에도 상부전극이 손상받지 않는 반도체 장치를 제공함을 목적으로 한다.
본 발명은 상기의 과제를 달성하기 위해서, 소정공정이 완료된 기판상에 비트라인을 형성하는 단계; 상기 비트라인을 덮을 수 있도록 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막상에 상기 비트라인과 겹치지 않도록 하부전극을 형성하는 단계; 상기 하부전극상에 유전체 박막을 형성하는 단계; 상기 유전체 박막상에 제1 상부전극을 형성하는 단계; 상기 제1 상부전극상에 텅스텐막으로 제2 상부전극을 형성하는 단계; 상기 제2 상부전극까지 덮을 수 있도록 제2 층간절연막 을 형성하는 단계; 상기 제2 층간절연막을 선택적으로 제거하여 상기 제2 상부전극이 노출되는 제1 콘택홀과 상기 비트라인이 노출되는 제2 콘택홀을 형성하는 단계;상기 제1 콘택홀과 제2 콘택홀을 도전성물질로 매립하여 제1 및 제2 콘택플러그를 형성하는 단계; 및 상기 제1 콘택플러그와 상기 제2 콘택플러그에 각각 금속배선을 연결하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2f는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 도면이다.
도2a에 도시된 바와 같이, 본 실시예에 의한 반도체 장치의 제조방법은 먼저, 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(33)을 관통하여 반도체기판(30)의 활성영역(31)이 노출되는 콘택홀(32a,32b)을 형성한다.
층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이 용한다.
이어서, 콘택홀(32a,32b)을 도전성 물질로 매립하여 콘택플러그(33)를 형성한다.
여기서 콘택플러그(32a)는 비트라인과 연결될 콘택플러그이고, 콘택플러그(32b)는 캐패시터의 하부전극과 연결된 콘택플러그이다.
이어서 비트라인(34)을 형성하고, 비트라인(34)을 덮을 수 있도록 층간절연막(35)을 형성한 다음, 층간절연막(35)을 선택적으로 제거하여 콘택플러그(32b)가 노출되도록 콘택홀을 형성한다. 이어서 그 콘택홀에 도전성 물질을 매립하여 콘택플러그(36)를 형성한다.
층간절연막(35)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서 도2b에 도시된 바와 같이, 콘택플러그(36) 상에 하부전극(37)/유전체 박막(38)/상부전극(39,40)으로 적층된 캐패시터를 형성한다.
이 때 상부전극은 먼저 티타늄질화막(39)을 형성하고, 그 상부에 텅스텐막(40)을 형성한다.
여기서 텅스텐막(40)을 형성할 때에는 하부구조인 티타늄질화막(39)과 유전 체 박막(38)이 손상받지 않도록 화학기상증착법을 이용한다.
이어서 도2c에 도시된 바와 같이, 캐패시터를 덮을 수 있도록 층간절연막(41)을 형성한다.
층간절연막(41)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서 도2d에 도시된 바와 같이, 금속배선을 캐패시터의 상부전극(40)과, 비트라인(34)과 각각 연결시킬 콘택플러그 형성을 위한 폴리실리콘 하드마스크 패턴(42)을 형성한다.
이어서 도2e에 도시된 바와 같이, 폴리실리콘 하드마스크 패턴(42)을 식각마스크로 하여 층간절연막(20) 및 층간절연막(15)을 선택적으로 제거하여, 캐패시터의 상부전극을 노출시키는 콘택홀(A)과, 비트라인(14)을 노출시키는 콘택홀(B)을 형성한다.
콘택홀(A)과 콘택홀(B)를 형성할 때에 콘택홀(B)를 형성하는 도중에 이미 콘택홀(A)는 형성이 완료되어 캐패시터의 상부전극이 노출된다.
그러나, 본 실시예에서는 캐패시터의 상부전극의 상단이 층간절연막으로 사용되는 실리콘산화막에 대하여 식각선택비가 매우 높은 텅스텐막으로 되어 있기 대 문에 상부전극이 손상받지 않는다.
이어서 도2f에 도시된 바와 같이, 폴리실리콘 하드마스크 패턴(42)을 제거한다. 제거할 때는 Cl2 가스를 주가스로 하여 플라즈마 식각 공정을 이용한다. 이 때에는 콘택홀(A)에 의해 노출된 캐패시터의 상단이 텅스텐으로 되어 있기 때문에 캐패시터의 상부전극에 손상없이 폴리실리콘 하드마스크 패턴(42)을 제거할 수 있다.
이어서 콘택홀(A,B)에 도전성 물질을 매립하여 콘택플러그를 형성한 다음, 후속공정에서 금속배선과 연결시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 캐패시터의 상부전극과 연결된 콘택플러그와 비트라인과 연결된 콘택플러그를 위한 콘택홀을 동시에 형성하여도 캐패시터의 상부전극이 손상되지 않아 반도체 장치의 제조공정상의 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 소정공정이 완료된 기판상에 비트라인을 형성하는 단계;
    상기 비트라인을 덮을 수 있도록 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막상에 상기 비트라인과 겹치지 않도록 하부전극을 형성하는 단계;
    상기 하부전극상에 유전체 박막을 형성하는 단계;
    상기 유전체 박막상에 제1 상부전극을 형성하는 단계;
    상기 제1 상부전극상에 텅스텐막으로 제2 상부전극을 형성하는 단계;
    상기 제2 상부전극까지 덮을 수 있도록 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막을 선택적으로 제거하여 상기 제2 상부전극이 노출되는 제1 콘택홀과 상기 비트라인이 노출되는 제2 콘택홀을 형성하는 단계;
    상기 제1 콘택홀과 제2 콘택홀을 도전성물질로 매립하여 제1 및 제2 콘택플러그를 형성하는 단계; 및
    상기 제1 콘택플러그와 상기 제2 콘택플러그에 각각 금속배선을 연결하는 단계
    를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 상부전극이 노출되는 제1 콘택홀과 상기 비트라인이 노출되는 제2 콘택홀을 형성하는 단계는,
    상기 제2 층간절연막상에 폴리실리콘 하드마스크막을 형성하는 단계;
    상기 폴리실리콘 하드마스크막상에 상기 제1 콘택홀과 제2 콘택홀의 형성을 위한 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 하여 상기 폴리실리콘 하드마스크막을 패터닝하는 단계; 및
    상기 폴리실리콘 하드마스크 패턴을 식각마스크로 하여, 상기 제2 층간절연막을 선택적으로 제거하여 상기 제1 콘택홀과 상기 제2 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 폴리실리콘 하드마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 폴리실리콘 하드마스크 패턴을 제거하는 공정은 Cl2 가스를 주 가스로 하여 플라즈마 식각공정으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1 상부전극은 티타늄질화막인 것을 특징으로 하는 반도체 장치의 제조방법.
KR1020040049960A 2004-06-30 2004-06-30 반도체 장치의 제조방법 KR20060000964A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040049960A KR20060000964A (ko) 2004-06-30 2004-06-30 반도체 장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040049960A KR20060000964A (ko) 2004-06-30 2004-06-30 반도체 장치의 제조방법

Publications (1)

Publication Number Publication Date
KR20060000964A true KR20060000964A (ko) 2006-01-06

Family

ID=37104177

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040049960A KR20060000964A (ko) 2004-06-30 2004-06-30 반도체 장치의 제조방법

Country Status (1)

Country Link
KR (1) KR20060000964A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831979B1 (ko) * 2006-06-29 2008-05-26 주식회사 하이닉스반도체 플레이트의 펀치를 방지하는 반도체소자의 제조 방법
US7582560B2 (en) 2006-06-29 2009-09-01 Hynix Semiconductor Inc. Method for fabricating semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831979B1 (ko) * 2006-06-29 2008-05-26 주식회사 하이닉스반도체 플레이트의 펀치를 방지하는 반도체소자의 제조 방법
US7582560B2 (en) 2006-06-29 2009-09-01 Hynix Semiconductor Inc. Method for fabricating semiconductor device

Similar Documents

Publication Publication Date Title
JP2000077625A5 (ko)
KR20100050911A (ko) 콘택홀내에 스페이서를 구비하는 반도체 장치의 제조방법
KR100667653B1 (ko) 반도체 장치 및 그 제조 방법
KR100927777B1 (ko) 메모리 소자의 제조방법
JP2010232408A (ja) 半導体装置及びその製造方法
US7910485B2 (en) Method for forming contact hole using dry and wet etching processes in semiconductor device
JP2006148052A (ja) 半導体素子の格納電極形成方法
KR20060000964A (ko) 반도체 장치의 제조방법
JP2011243639A (ja) 半導体装置の製造方法
KR100668843B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
KR100553517B1 (ko) 반도체 메모리 소자의 콘택 플러그 형성 방법
KR100307968B1 (ko) 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법
KR100772077B1 (ko) 반도체 소자의 콘택홀 형성방법
KR19990057892A (ko) 반도체 소자의 콘택 형성 방법
KR100745057B1 (ko) 반도체 소자의 제조 방법
KR100913016B1 (ko) 반도체 소자의 캐패시터 및 이의 형성 방법
KR100808369B1 (ko) 반도체 소자의 제조방법
KR20080062011A (ko) 반도체 소자의 제조방법
KR20060011734A (ko) 반도체 메모리 장치의 제조방법
KR20110012679A (ko) 반도체 소자의 제조방법
KR20080060385A (ko) 반도체 소자 제조방법
KR20040003960A (ko) 반도체 장치의 형성방법
KR20040001951A (ko) 반도체 장치의 형성방법
KR20040059937A (ko) 반도체 장치 제조방법
KR19990046866A (ko) 반도체 장치의 콘택홀 형성 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid