KR20060011734A - 반도체 메모리 장치의 제조방법 - Google Patents

반도체 메모리 장치의 제조방법 Download PDF

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Abstract

본 발명은 웨이퍼 가장자리부분에 베리어막을 형성하여 에러를 유발하지 않도록 하는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소정공정이 완료된 웨이퍼 기판 전면에 패터닝될 피식각층을 형성하는 단계; 상기 기판상에 노멀 반도체 칩이 형성되지 않는 웨이퍼 가장자리영역에는 베리어막을 형성시키는 단계; 상기 피식각층을 패터닝하기 위해 감광막 패턴을 상기 기판상에 형성시키는 단계; 및 상기 감광막 패턴을 식각마스크로 하여 상기 피식각층을 패터닝하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
반도체 메모리, 디팩트, 캐패시터, 웨이퍼, 식각.

Description

반도체 메모리 장치의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR MEMORY DEVICE}
도1a 내지 도1d는 통상적인 실린더형 캐패시터의 제조방법을 나타내는 공정 단면도.
도2는 실린더형 캐패시터의 제조시 하부전극을 형성하고 난 후의 패턴의 일그러짐을 보여주는 전자현미경사진.
도3은 도2에 나타나는 패턴의 일그러짐이 나타내는 지역을 보여주는 웨이퍼의 평면도.
도4a와 도4b는 종래기술에 의한 반도체 제조방법을 나타내는 공정단면도.
도5a와 도5b는 본 발명의 바람직한 반도체 제조방법을 나타내는 공정단면도.
도6은 본 발명의 반도체 제조방법을 나타내기 위한 웨이퍼의 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
14 : 캐패시터 형성용 희생막
15: 하드마스크막
16a : 노멀영역에 대한 감광막 패턴
16b : 웨이퍼 가장자리영역에 대한 감광막 패턴
18 : 가장자리영역의 패턴방지를 위한 베리에막
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 칩이 형성되지 있는 웨이퍼 가장자리부분의 에러를 방지하기 위한 반도체 장치의 제조방법에 관한 것이다.
도1a 내지 도1d는 통상적인 실린더형 캐패시터의 제조방법을 나타내는 공정 단면도.
통상적인 반도체 장치의 캐패시터 제조방법은 먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다.
이어서 그 상부에 캐패시터 형성용 희생막(14)을 형성하고, 이어서 하드마스크막(15)를 형성한다.
반도체 장치가 고집적화되면서, 실린더형 캐패시터의 하부전극을 형성하기 위한 홀의 깊이가 점점더 깊어지고, 폭은 더 좁하져 종래에 감광막 패턴으로는 안정적으로 홀을 형성하기 힘들게 되었다.
이를 해결하기 위해 감광막상에 하드마스크막(15)을 형성하고, 하드마스크 패턴으로 캐패시터 형성용 희생막을 패터닝하는 것이다. 하드마스크는 폴리실리콘막을 사용한다.
이어서 캐패시터 형성용 홀을 형성하기 위한 감광막 패턴(16)을 형성한다.
이어서 도1b에 도시된 바와 같이, 감광막 패턴(16)을 이용하여 하드마스크막(15)을 패터닝하고, 이어서 하드마스크막 패턴(15a)을 이용하여 캐패시터 형성용 희생막(14)을 선택적으로 제거하여 캐패시터 형성용 홀(17)을 형성한다.
이어서 도1c에 도시된 바와 같이, 캐패시터 형성용 홀(17)의 내부에 하부전극(18)을 형성한다.
이어서 도1d에 도시된 바와 같이, 캐패시터 형성용 희생막(14)을 습식식각 공정으로 제거한다. 이어서 하부전극(17)이 표면에 고유전율을 가지는 물질로 유전체 박막(19)을 형성하고, 그 상부에 상부전극(20)을 형성한다.
이상에서 살펴본 바와 같이, 고집적 반도체 장치에서는 제한된 면적에서 최대한의 용량을 확보하기 위해 하부전극이 실린더 형태로된 캐패시터를 제조하고 있다.
실린더 형태로 된 하부전극을 형성하는 과정에서 웨이퍼의 일부영역에서는 패턴이 일그러지고, 엉키는 현상을 볼 수 있다.
도2는 실린더형 캐패시터의 제조시 하부전극을 형성하고 난 후의 패턴의 일그러짐을 보여주는 전자현미경사진이다.
도2를 참조하면, 웨이퍼의 일부영역에 형성된 하부전극 패턴이 일그러지는 것을 볼 수 있다. 특히 웨이퍼의 가장자리부분에서 이런 현상이 일어나게 된다.
도3은 도2에 나타나는 패턴의 일그러짐이 나타내는 지역을 보여주는 웨이퍼의 평면도이다.
도3에는 패턴의 일그러지는 부분을 확대하여 나타난 도면으로, 도3을 참조하면, 웨이퍼에서 실제 반도체 장치가 제조되지는 않으나 공정단계상 감광막 패턴이 형성되어 하부 캐패시터 형성용 희생막이 패터닝되는 가장자리부분에서 빈번하게 패턴의 일그러지는 현상이 나타는 것을 알 수 있다.
이하에서는 전술한 패턴의 일그러짐이 일어나는 이유를 종래기술에 의한 반도체 제조방법을 살펴보면서 설명한다.
도4a와 도4b는 종래기술에 의한 반도체 제조방법을 나타내는 공정단면도이다.
도4a를 참조하여 살펴보면, 캐패시터 형성용 희생막(14)상에 하드마스크막(15)을 형성하고 그 상부에 감광막 패턴(16a, 16b)을 형성한다.
이 때 반도체 장치가 제조되는 노멀영역(X)에도 감광막 패턴(16a)이 형성되고, 반도체 장치가 제조되지 않는 웨이퍼의 가장자리(Y)에도 감광막 패턴(16b)이 형성된다.
그러나 웨이퍼 가장자리(Y)에 형성되는 감광막 패턴(16b)은 정상적인 공정이 진행되지 않기 때문에 패턴이 제대로 형성되지 않고, 일부분만 형성된다.
이어서 도4b에 도시된 바와 같이, 감광막 패턴(16)을 이용하여 하드마스크막(15)을 패터닝하고, 이어서 하드마스크막 패턴(15a)을 이용하여 캐패시터 형성용 희생막(14)을 선택적으로 제거하여 캐패시터 형성용 홀(17)을 형성한다.
이어서 하드마스크막 패턴을 제거한다. 이 때 감광막 패턴을 캐패시터 형성용 홀(17)을 형성하는 과정에서 자연스럽게 제거된다.
한편, 노멀영역(X)에 캐패시터 형성용 홀(17)이 형성되는 반면에, 가장자리(Y)도 희생막(14)의 일정한 부분(17a)이 제거된 불완전한 패턴이 형성된다.
이 때 생성된 불완전한 패턴이 전술한 바와 같이 웨이퍼 노멀영역(X)의 하부전극 패턴의 일그러짐과 엉김현상을 유발시키게 된다.
제조공정상 수율 향상을 위해서는 특히 웨이퍼 가장자리에 있는 반도체 장치가 제대로 제조되어야 하는데, 전술한 이유로 웨이퍼의 가장자리에 이웃한 영역에서 제조되는 반도체 장치는 신뢰성 있게 제조되기 힘기 때문에 수율향상이 어려운 문제가 있다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 웨이퍼 가장자리부분에 베리어막을 형성하여 에러를 유발하지 않도록 하는 반도체 장치의 제조방법을 제공하기 위한 것이다.
본 발명은 소정공정이 완료된 웨이퍼 기판 전면에 패터닝될 피식각층을 형성하는 단계; 상기 기판상에 노멀 반도체 칩이 형성되지 않는 웨이퍼 가장자리영역에 는 베리어막을 형성시키는 단계; 상기 피식각층을 패터닝하기 위해 감광막 패턴을 상기 기판상에 형성시키는 단계; 및 상기 감광막 패턴을 식각마스크로 하여 상기 피식각층을 패터닝하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5a와 도5b는 본 발명의 바람직한 반도체 제조방법을 나타내는 공정단면도이다.
도5a를 참조하여 살펴보면, 기판상에 캐패시터 형성용 희생막(14)을 형성하고, 그 상부에 하드마스크막(15)을 형성한다. 여기서 하드마스크막(15)는 폴리실리콘막으로 형성한다.
여기서 캐패시터 형성용 희생막(14)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, LP-TEOS(Low pressure TEOS)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)등을 이용하여 형성하는데, 하부에 있는 하부구조 보호용 희생막(36)과는 식각선택비가 다른 막으로 형성한다.
이어서 웨이퍼상에서 반도체 장치가 제대로 제조되지 않는 가장자리에는 패 펀형성을 막기 위한 베리어막(18)을 형성한다. 베리어막은 하단에 형성된 하드마스크막과 식각선택비가 다른 막으로 하면 되는데, 여기서는 실리콘산화막으로 형성한다.
이어서 기판 전면에 감광막 패턴(16a, 16b)을 형성한다.
이 때 반도체 장치가 제조되는 노멀영역(X)에도 감광막 패턴(16a)이 형성되고, 반도체 장치가 제조되지 않는 웨이퍼의 가장자리(Y)에도 감광막 패턴(16b)이 형성된다.
그러나 웨이퍼 가장자리(Y)에 형성되는 감광막 패턴(16b)은 정상적인 공정이 진행되지 않기 때문에 패턴이 제대로 형성되지 않고, 일부분만 형성된다.
이어서 도4b에 도시된 바와 같이, 감광막 패턴(16)을 이용하여 하드마스크막을 패터닝하고, 이어서 하드마스크막 패턴을 이용하여 캐패시터 형성용 희생막(14)을 선택적으로 제거하여 캐패시터 형성용 홀(17)을 형성한다.
이어서 하드마스크막 패턴을 제거한다. 이 때 감광막 패턴을 캐패시터 형성용 홀(17)을 형성하는 과정에서 자연스럽게 제거된다.
노멀영역(X)에 캐패시터 형성용 홀(17)이 형성되는 반면에, 종래기술에서는 가장자리(Y)도 희생막(14)의 일정한 부분이 제거된 불완전한 패턴이 형성되었으나,본 실시예에 따른 반도체 제조방법은 가장자리에 패턴 형성을 막기 위한 베리어막(18)이 있기 때문에, 가장자리(Y)에는 패턴이 형성되지 않는다.
베리어막(18)은 하드마스크막으로 사용된 폴리실리콘막과 식각선택비가 다른 막으로 형성되므로, 감광막 패턴(16a,16b)을 이용하여 하드마스크(15)를 패터닝할 때에 베리어 역할을 하여 베리어막의 하단에형성된 하드마스크막은 패터닝되지 않는다.
따라서 캐패시터 형성용 홀(17)을 형성하기 위해 희생막(14)을 선택적으로 제거할 때에 가장자리에는 불완전한 패턴이 형성되지 않는 것이다.
그러므로 종래기술에서 문제가 되었던 가장자리에 생기는 불완전한 패턴으로 인해 가장자리에 이웃한 영역의 노멀영역에서 에러가 발생하였던 것이, 본 실시예에 따른 반도체 제조방법에서는 생기지 않는 것이다.
도6은 본 발명의 반도체 제조방법을 나타내기 위한 웨이퍼의 평면도이다.
도6에 도시된 바와 같이, 웨이퍼상에서 반도체 장치가 제조되는 영역이외의 영역은 전술한 산화막으로 형성된 가장자리영역의 패턴방지를 위한 베리에막을 형성시킴으로서, 종래기술에서 문제가되었던 가장자리의 패턴형성으로 인해 가장자리에 이웃한 영역에서 형성되는 반도체 장치의 제조공정상 신뢰성을 크게 향상시킬 수 있게 되었다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 에러를 유발하는 웨이퍼 가장자리 부분에 패턴을 방지하는 베리어막을 형성시킴으로서, 웨이퍼 가장자리 부분에 생긴 패턴의 일그러짐으로 인한 에러가 노멀 칩영역에 영향을 주지 않아서 반도체 제조공정에 신뢰성을 향상시켜 수율 향상을 기대할 수 있다.

Claims (6)

  1. 소정공정이 완료된 웨이퍼 기판 전면에 패터닝될 피식각층을 형성하는 단계;
    상기 기판상에 노멀 반도체 칩이 형성되지 않는 웨이퍼 가장자리영역에는 베리어막을 형성시키는 단계;
    상기 피식각층을 패터닝하기 위해 감광막 패턴을 상기 기판상에 형성시키는 단계; 및
    상기 감광막 패턴을 식각마스크로 하여 상기 피식각층을 패터닝하는 단계
    를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 베리어막을 형성시키기 전에 피식각층상에 하드마스크막을 형성시키는 단계; 및
    상기 감광막 패턴을 식각마스크로 하여 하드마스크막을 패터닝하는 단계를 더 포함하며, 상기 피식각층은 상기 감광막 패턴 및 상기 패터닝된 하드마스크막으로 패터닝하는 것을 특징으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 베리어막은 실리콘산화막인 것을 특징으로 하는 반도체 장치의 제조방법
  4. 제 2 항에 있어서,
    상기 하드마스크막은 폴리실리콘막인 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 피식각층은 캐패시터 형성용 희생막인 것이며, 상기 피식각층을 패터닝하여 캐패시터 형성용 홀을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 캐패시터 형성용 희생막은 TEOS막인 것을 특징으로 하는 반도체 장치의 제조방법.
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