KR100329743B1 - 실린더형 하부전극 형성 방법 - Google Patents
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Abstract
본 발명은 오염의 발생과 이웃하는 패턴을 연결하는 브릿지의 발생을 방지할 수 있는 반도체 메모리 소의 실린더형 캐패시터 하부전극 형성 방법에 관한 것으로, 실린더형 캐패시터 하부전극의 사이드월 형성을 위한 식각 과정에서 스크라이브 라인 영역에 오염 발생을 방지하기 위한 감광막 패턴을 형성하고, 셀 영역에 잔류하는 감광막을 제거한 다음 사이드월 형성을 위한 전면식각을 실시하여 이웃하는 하부전극 간의 연결을 방지하는데 그 특징이 있다.
Description
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 실린더형 캐패시터의 하부전극 형성 방법에 관한 것이다.
첨부된 도면 도1a 내지 도1d를 참조하여 종래 기술에 따른 캐패시터 하부전극 형성 방법의 문제점을 설명한다.
도1a는 반도체 기판(10) 상의 셀 영역(A)에 형성된 층간절연막(11)을 선택적으로 식각하여 반도체 기판(10)을 노출시키는 콘택홀을 형성한 다음, 셀 영역과 스크라이브 라인(scribe line)(B)에 제1 폴리실리콘막(13) 및 PSG(phosphor silicate glass)막(14)을 차례로 형성한 상태를 보인다. 이때, 스크라이브 라인(B)은 소정의 패턴(12)이 제1 폴리실리콘막(13) 및 PSG막(14)으로 덮인다.
도1b는 셀 영역(A)의 PSG막(14) 및 제1 폴리실리콘막(13)을 선택적으로 식각하여 PSG막 패턴(14A) 및 제1 폴리실리콘막 패턴(13A)을 형성하는 과정에서, 스크라이브 라인(B)에서는 전면식각이 일어나고 단차를 발생하는 패턴(12) 측벽에 PSG막과 제1 폴리실리콘막의 식각 잔여물(13B, 14B)이 발생하는 것을 나타내고 있다.
도1c는 전체 구조 상에 제2 폴리실리콘막을 도포하고 전면식각하여 셀 영역(A)에 폴리실리콘막 사이드월(side wall)(15A)을 형성한 상태를 보이는 단면도로서, 이 과정에서 스크라이브 라인(B)에 남아있는 PSG막 식각잔여물(13B)에 의해 제2 폴리실리콘막 식각잔여물(15B)이 스페이서 형태로 남는 것을 보이고 있다.
도1d는 셀 영역(A)의 PSG막 패턴(13A)을 제거하기 위한 습식식각 공정을 실시한 상태를 보이는 단면도로서, 이러한 습식식각 과정에서 스크라이브 라인(B)에 잔류해 있던 PSG막 식각잔여물도 함께 제거됨에 따라 PSG막 식각잔여물 측벽에 남아있던 제2 폴리실리콘막 식각잔여물(15B)이 들림(lifting) 또는 붕괴되는 것을 나타내고 있다.
이와 같이 종래의 실린더형 캐패시터 하부전극 형성 방법은 습식식각으로 PSG막을 제거하는 과정에서 칩(chip)과 칩 사이의 스크라이브 라인에서 발생하는 폴리실리콘막 식각잔여물의 들림 또는 붕괴에 의해 웨이퍼 전면이 오염되는 문제점이 있다.
이러한 문제점을 해결하기 위하여 스크라이브 라인 영역에만 감광막 패턴을 형성한 다음, 폴리실리콘막을 전면식각하는 방법이 제시되었다.
도2a 및 도2b를 참조하여 스크라이브 라인 영역에서 오염이 발생하는 것을 방지하기 위한 종래의 실린더형 캐패시터 하부전극 형성 방법을 설명한다. 도2a 및 도2b의 도면부호는 전술한 도1a 내지 도1d의 도면부호와 동일한 부분을 나타낸다.
먼저, 도2a에 도시한 바와 같이 반도체 기판(10) 상의 셀 영역(A)에 형성된 층간절연막(11)을 선택적으로 식각하여 반도체 기판(10)을 노출시키는 콘택홀을 형성한 다음, 셀 영역(A)과 스크라이브 라인(B)에 제1 폴리실리콘막(13) 및 PSG막(14)을 차례로 형성하고, 셀 영역(A)의 PSG막(14) 및 제1 폴리실리콘막(13)을 선택적으로 식각하여 PSG막 패턴(14A) 및 제1 폴리실리콘막 패턴(13A)을 형성한다.
이어서, 전체 구조 상에 제2 폴리실리콘막(15)을 도포하고, 스크라이브 라인(B)에 감광막 패턴(PR)을 형성한다. 이때, 셀 영역(A)에 도포되었던 감광막이완전히 제거되지 않고 제2 폴리실리콘막(15)의 골 사이에 감광막 잔여물(R)이 남게 된다.
다음으로, 도2b에 도시한 바와 같이 셀 영역(A)의 제2 폴리실리콘막(15)을 전면식각하여 제2 폴리실리콘막 사이드월(15A)을 형성하면 감광막 잔여물(R)로 덮여있던 제2 폴리실리콘막이 제거되지 않고 이웃하는 캐패시터 하부전극을 연결하는 브릿지(S)로 남게 되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 오염의 발생과 이웃하는 패턴을 연결하는 브릿지의 발생을 방지할 수 있는 반도체 메모리 소자의 실린더형 캐패시터 하부전극 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 종래 기술에 따른 캐패시터 하부전극 형성 공정 단면도,
도2a 및 도2b는 스크라이브 라인 영역에서 오염이 발생하는 것을 방지하기 위한 종래의 실린더형 캐패시터 하부전극 형성 공정 단면도,
도3a 내지 도3c는 본 발명의 일실시예에 따른 반도체 메모리 소자의 실린더형 캐패시터 하부전극 형성 공정 단면도,
도4a 및 도4b는 각각 종래 기술과 본 발명에 따라 형성된 실린더형 캐패시터 하부전극을 보이는 SEM 사진.
*도면의 주요부분에 대한 도면 부호의 설명*
32: 제1 폴리실리콘막 패턴 33: PSG막 패턴
34: 제2 폴리실리콘막 34A: 폴리실리콘막 사이드월
상기와 같은 목적을 달성하기 위한 본 발명은 셀 영역의 반도체 기판 상에 제1 폴리실리콘막 패턴 및 희생막 패턴을 형성하는 제1 단계; 제1 단계가 완료된 전체 구조 상에 제2 폴리실리콘막을 형성하는 제2 단계; 스크라이브 라인 영역을 덮는 감광막 패턴을 형성하는 제3 단계; 상기 제3 단계에서 상기 셀 영역에 잔류하는 감광막 잔여물을 산소를 포함한 가스로 식각하여 제거하는 제4 단계; 상기 제2 폴리실리콘막을 전면식각하여 상기 희생막 패턴 및 제1 폴리실리콘막 패턴 측벽에 제2 폴리실리콘막 사이드월을 형성하는 제5 단계; 및 상기 감광막 패턴을 제거하는제6 단계를 포함하는 반도체 메모리 소자의 실린더형 캐패시터 하부전극 형성 방법을 제공한다.
본 발명은 실린더형 캐패시터 하부전극의 사이드월 형성을 위한 식각 과정에서 스크라이브 라인 영역에 오염 발생을 방지하기 위한 감광막 패턴을 형성하고, 셀 영역에 잔류하는 감광막을 제거한 다음 사이드월 형성을 위한 전면식각을 실시하여 이웃하는 하부전극 간의 연결을 방지하는데 그 특징이 있다.
이하, 도3a 내지 도3c를 참조하여 본 발명의 일실시예에 따른 반도체 메모리 소자의 실린더형 캐패시터 하부전극 형성 방법을 상세히 설명한다. 도3a 내지 도3c는 간략한 설명을 위해 셀 영역 부분만을 보이고 있다.
먼저, 도3a에 도시한 바와 같이 반도체 기판(30) 상의 셀영역에 형성된 층간절연막(31)을 선택적으로 식각하여 반도체 기판(30)을 노출시키는 콘택홀을 형성한 다음, 전체 구조 상에 제1 폴리실리콘막 및 PSG막을 차례로 형성하고, 셀 영역의 PSG막 및 제1 폴리실리콘막을 선택적으로 식각하여 PSG막 패턴(33) 및 제1 폴리실리콘막 패턴(32)을 형성한다. 이어서, 전체 구조 상에 제2 폴리실리콘막(34)을 도포하고, 스크라이브 라인(도시하지 않음)에 감광막 패턴을 형성한다. 이때, 셀 영역에 도포되었던 감광막이 완전히 제거되지 않고 제2 폴리실리콘막(34)의 골 사이에 감광막 잔여물(R)이 남게 된다.
다음으로, 도3b에 도시한 바와 같이 O2, SO2및 He의 혼합가스를 이용하여셀 영역의 감광막 잔여물을 제거한다. 이때, O2가스만으로도 감광막 잔여물 제거를 위한 식각을 진행 할 수도 있으며, 상기 혼합가스 중 SO2및 He은 반응성이 강한 O2에 의해 스크라이브 라인에 형성된 감광막 패턴이 심하게 등방성 식각되는 것을 억제하고자 주입된다.
이러한 감광막 잔여물 제거를 위한 식각은 짧은 시간동안 진행되므로 스크라이브 라인에 형성된 감광막 패턴의 손상은 미미할 뿐만 아니라, 스크라이브 라인에 감광막 패턴을 1㎛ 이상 두껍게 형성할 수 있으므로 감광막 패턴 하부층이 노출될 염려는 없다. 또한, O2, SO2및 He의 혼합가스를 이용한 식각에서 폴리실리콘막에 대한 감광막의 식각선택비(20:1 이상)가 높으므로 제2 폴리실리콘막(34)의 손상도 발생하지 않는다.
다음으로, 도3c에 도시한 바와 같이 Cl2및 N2의 혼합가스로 제2 폴리실리콘막(34)을 전면식각하여 PSG막 패턴(33) 및 제1 폴리실리콘막 패턴(32) 측벽에 폴리실리콘막 사이드월(34A)을 형성한다.
이후, 스크라이브 라인의 감광막 패턴을 제거한다.
전술한 방법에서 감광막 잔여물 제거를 위한 식각 및 사이드월 형성을 위한 식각을 동일 챔버에서 인시튜로 진행할 수 있다. 이때 식각장비로는 TCP(transformer coupled plasma) 또는 ICP(inductively coupled plasma)를 이용한다.
식각잔여물 제거를 위한 식각 공정은 400 W 내지 600 W의 소스전력(source power), 80 W 내지 120 W의 바텀 전력(bottom power)을 인가하고 10 mTorr 내지 30 mTorr 압력에서 80 sccm 내지 120 sccm의 O2, 20 sccm 내지 40 sccm의 SO2,40 sccm 내지 60 sccm의 He를 주입하여 실시한다.
또한, 사이드월 형성을 위한 식각 공정은 300 W 내지 400 W의 소스 전력(source power), 80 W 내지 100 W의 바텀 전력(bottom power)을 인가하고 5 mTorr 내지 10 mTorr 압력에서 80 sccm 내지 120 sccm의 Cl2, 5 sccm 내지 10 sccm의 N2를 주입하여 실시한다.
도4a 및 도4b는 각각 종래 기술과 본 발명에 따라 형성된 실린더형 캐패시터 하부전극을 보이는 SEM 사진으로서, 종래 기술에서는 도4a의 결과와 같이 패턴 연결 브릿지(S)가 발생하는데 반하여 본 발명에 따라서는 도4b의 결과와 같이 이웃하는 사이드월 간의 연결이 발생하지 않음을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 실린더형 캐패시터 하부전극 형성 공정 중 사이드월을 형성하기 위한 전면식각 전에 스크라이브 라인에 감광막 패턴을 형성하고, 이때 셀 영역에 잔류하게 되는 감광막 잔여물을 제거하기 위한 식각 공정을 실시한 다음, 사이드월 형성을 위한 전면식각 공정을 실시함으로써 스크라이브 라인에서 오염이 발생하는 것을 근본적으로 방지할 수 있으며 셀 영역에서 원하지 않는 하부전극 간의 연결 문제를 효과적으로 해결할 수 있다. 이에 따라 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
Claims (5)
- 반도체 메모리 소자의 실린더형 캐패시터 하부전극 형성 방법에 있어서,셀 영역의 반도체 기판 상에 제1 폴리실리콘막 패턴 및 희생막 패턴을 형성하는 제1 단계;제1 단계가 완료된 전체 구조 상에 제2 폴리실리콘막을 형성하는 제2 단계;스크라이브 라인 영역을 덮는 감광막 패턴을 형성하는 제3 단계;상기 제3 단계에서 상기 셀 영역에 잔류하는 감광막 잔여물을 산소를 포함한 가스로 식각하여 제거하는 제4 단계;상기 제2 폴리실리콘막을 전면식각하여 상기 희생막 패턴 및 제1 폴리실리콘막 패턴 측벽에 제2 폴리실리콘막 사이드월을 형성하는 제5 단계; 및상기 감광막 패턴을 제거하는 제6 단계를 포함하는 반도체 메모리 소자의 실린더형 캐패시터 하부전극 형성 방법.
- 제 1 항에 있어서,상기 제4 단계에서,O2, SO2및 He의 혼합가스를 이용하여 식각을 실시하는 것을 특징으로 하는반도체 메모리 소자의 실린더형 캐패시터 하부전극 형성 방법.
- 제 1 항에 있어서,상기 제4 단계 및 상기 제5 단계를 동일 챔버에서 실시하는 것을 특징으로 하는반도체 메모리 소자의 실린더형 캐패시터 하부전극 형성 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 제3 단계는,400 W 내지 600 W의 소스 전력(source power), 80 W 내지 120 W의 바텀 전력(bottom power)을 인가하고,10 mTorr 내지 30 mTorr 압력에서,80 sccm 내지 120 sccm의 O2, 20 sccm 내지 40 sccm의 SO2,40 sccm 내지 60 sccm의 He를 주입하여 실시하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 캐패시터 하부전극 형성 방법.
- 제 4 항에 있어서,상기 제5 단계는,300 W 내지 400 W의 소스 전력(source power), 80 W 내지 100 W의 바텀 전력(bottom power)을 인가하고,5 mTorr 내지 10 mTorr 압력에서 80 sccm 내지 120 sccm의 Cl2, 5 sccm 내지 10 sccm의 N2를 주입하여 실시하는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 캐패시터 하부전극 형성 방법.
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