KR980011873A

KR980011873A - 반도체 소자의 작은 콘택홀 형성방법

Info

Publication number: KR980011873A
Application number: KR1019960029360A
Authority: KR
Inventors: 홍종서
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-07-19
Filing date: 1996-07-19
Publication date: 1998-04-30

Abstract

본 발명에 의한 반도체 소자의 작은 콘택홀 형성 방법은, 산화막에 콘택홀을 형성할 때 먼저 감광막 패턴을 마스크로하여 상기 산화막의 소정 두께를 식각하고 그 측벽에 스페이서를 형성한 후 그 하부의 산화막을 식각함으로써 보다 작은 크기의 콘택홀을 형성하고, 감광막 패턴을 제거한 후 스페이서를 마스크로하여 식각함으로써 감광막 패턴의 측벽에 생성한 폴리머(polymer)로 인해 식각이 멈추는(etch stopping) 현상을 막고 반도체 기판의 표면 손상을 최소화 할 수 있다.

Description

반도체 소자의 작은 콘택홀 형성방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 보다 단순한 공정으로 형성하는 반도체 소자의 작은 콘택홀 형성 방법에 관한 것이다.

도 1a 내지 도 1b는 종래 기술에 의한 반도체 소자의 작은 콘택홀(Small Contact Hole) 형성 방법을 설명하기 위해 도시한 단면도들이다.

참조 번호 1은 반도체 기판을, 3은 필드산화막을, 5a·5b는 게이트전극을, 7은 제 1 산화막을, 8·14는 콘택홀을, 9는 비트라인을, 11은 제 2 산화막을, 13은 감광막 패턴을 각각 나타낸다.

도 1a를 참조하면, 반도체 기판(1)상에 활성 영역과 비활성 영역을 한정하기 위한 필드산화막(3)을 형성하는 공정, 상기 필드산화막(3) 사이, 즉 활성 영역에 게이트전극(5a,5b)을 형성하는 공정, 상기 게이트 전극(5a,5b)이 형성된 상기 반도체 기판(1)상에 제 1 산화막(7)을 형성하는 공정, 상기 반도체 기판(1)의 드레인 영역(도시하지 않음)을 노출하도록 상기 제 1 산화막(7)을 식각하여 콘택홀(8)을 형성하는 공정, 상기 콘택홀(8)에 다결정실리콘을 매립하여 비트라인(9)을 형성하는 공정, 상기 비트라인(9)이 형성된 상기 제 1 산화막(7)상에 제 2 산화막(11)을 형성하는 공정, 상기 제 2 산화막(11) 상에 감광막(도시하지 않음, 후속 공정에서 13으로 패터닝됨)을 증착하는 공정, 상기 게이트전극(5a,5b)사이의 소정 영역상에 존재하는 감광막을 식각하여 감광막패턴(13)을 형성하는 공정을 차례로 진행한다.

상기 제 1 산화막(7) 및 제 2 산화막(11)으로 이루어진 층간 절연층은 SiO₂, HTO, 또는 BPSG 등을 사용하여 약 1∼1.5㎛ 정도로 형성한다.

상기 감광막 패턴(13)은 i-선을 사용한 노광으로 약 0.4㎛ 직경으로 형성된다.

도 1b를 참조하면, 상기 감광막 패턴(13)을 마스크로하여 상기 제 1 산화막(7)과 제 2 산화막(11)을 건식 식각하여 콘택홀(14)을 형성한다.

상기 건식 식각 공정시 플라즈마로 인해 상기 콘택홀(14) 바닥의 반도체 기판(1) 표면에 물리적·전기적인 손상(damage)을 일으밀 수 있다.

상기 0.4㎛ 직경의 감광막 패턴(13)에 의해 형성되는 상기 콘택홀(14)의 바닥(bottom) 크기는 약 0.35∼0.45㎛ 정도의 직경을 갖는데, 이는 고집적 디램(DRAM)에서 상기 게이트 전극(5b)과 콘택홀(14)이 A와 같이 쇼트(Short)되는 현상을 유발한다.

또한 상기 식각 공정시 생성한 폴리머(polymer)가 상기 감광막 패턴(13)의 측벽에 흡착되고, 이로 인해 식각이 멈추는(etch stopping) 현상이 발생하여 정상적인 콘택홀을 형성할 수 없게 된다.

따라서 본 발명의 목적은, 보다 단순한 공정으로 형성하는 반도체 소자의 작은 콘택홀 형성 방법을 제공하는 데 있다.

제1a도 내지 제1b도는 종래 기술에 의한 반도체 소자의 작은 콘택홀(Small Contact Hole) 형성 방법을 설명하기 위해 도시한 단면도들이다.

제2a도 내지 제2f도는 본 발명에 의한 반도체 소자의 작은 콘택홀 형성 방법을 설명하기 위해 도시한 단면도들이다.

상기 목적을 달성하기 위하여 본 발명은, 산화막이 형성된 반도체 기판상에 감광막을 증착하는 제 1 단계; 상기 산화막에 콘택홀을 형성하고자 하는 모양의 마스크를 이용하여 상기 감광막을 식각하여 감광막패턴을 형성하는 제 2 단계; 상기 감광막 패턴을 마스크로하여 상기 산화막의 소정 두께를 식각하여 콘택홀을 형성하는 제 3 단계; 상기 감광막 패턴을 제거하는 제 4 단계; 상기 구조물을 따라 물질층을 형성하는 제 5 단계; 상기 물질층을 에치백(Etch back)하여 상기 콘택홀 측벽에 스페이서를 형성하는 제 6 단계; 및 상기 콘택홀 하부의 산화막을 식각하는 제 7 단계를 포함하는 것을 특징으로 하는 반도체 소자의 작은 콘택홀(Small Contact Hole) 형성 방법을 제공한다.

상기 제 3 단계의 콘택홀은 상기 산화막 두께의 60%∼90%를 식각하여 형성하는 것이 바람직하다.

상기 물질층은 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 또는 SiN, SiON 등의 질화물질을 사용하여 형성하는 것이 바람직하다.

본 발명에 의한 반도체 소자의 작은 콘택홀 형성 방법은, 산화막에 콘택홀을 형성할 때 먼저 감광막 패턴을 마스크로하여 상기 산화막의 소정 두께를 식각하고 그 측벽에 스페이서를 형성한 후 그 하부의 산화막을 식각함으로써 보다 작은 크기의 콘택홀을 형성하고, 감광막 패턴을 제거한 후 스페이서를 마스크로하여 식각함으로써 감광막 패턴의 측벽에 생성한 폴리머(polymer)로 인해 식각이 멈추는(etch stopping)현상을 막고 반도체 기판의 표면 손상을 최소화 할 수 있다.

이하 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 작은 콘택홀(Small Contact Hole) 형성 방법을 설명하기 위해 도시한 단면도들이다.

참조 번호 21은 반도체 기판을, 23은 필드산화막을, 25a·25b는 게이트전극을, 27은 제 1 산화막을, 28·34·34a·34b·34c는 콘택홀을, 29는 비트라인을, 31은 제 2 산화막을, 33은 감광막 패턴을, 35는 물질층을, 35a는 스페이서를, 37은 스토리지 전극을 각각 나타낸다.

도 2a를 참조하면, 반도체 기판(21)상에 활성 영역과 비활성 영역을 한정하기 위한 필드산화막(23)을 형성하는 공정, 상기 필드산화막(23) 사이, 즉 활성 영역에 게이트전극(25a,25b)을 형성하는 공정, 상기 게이트전극(25a,25b)이 형성된 상기 반도체 기판(21)상에 제 1 산화막(27)을 형성하는 공정, 상기 반도체 기판(21)의 드레인 영역(도시하지 않음)을 노출하도록 상기 제 1 산화막(27)을 식각하여 콘택홀(28)을 형성하는 공정, 상기 콘택홀(28)에 다결정실을 매립하여 비트라인(29)을 형성하는 공정, 상기 비트라인(29)이 형성된 상기 제 1 산화막(27)상에 제 2 산화막(31)을 형성하는 공정, 상기 제 2 산화막(31) 상에 감광막(도시하지 않음, 후속 공정에서 33으로 패터닝됨)을 증착하는 공정, 상기 게이트전극(25a,25b)사이의 소정 영역상에 존재하는 감광막을 식각하여 감광막패턴(33)을 형성하는 공정을 차례로 진행한다.

상기 제 1 산화막(27) 및 제 2 산화막(31)으로 이루어진 층간 절연층은 SiO₂, HTO, 또는 BPSG 등으로 형성한다.

상기 감광막 패턴(33)은 i-선을 사용한 노광으로 약 0.4㎛ 직경으로 형성된다.

제 2B 도를 참조하면, 상기 감광막 패턴(33)을 마스크로하며 상기 층간 절연층 두께의 약 70∼80%를 식각하여 콘택홀(34)을 형성하는 공정을 실시한다.

제 2C 도를 참조하면, 상기 감광막 패턴(33)을 제거하는 공정, 상기 구조물을 따라 CVD(화학기계적증착)에 의해 다결정 실리콘(poly-Si), 비정질실리콘(a-Si), SiN, 또는 SiON을 증차하여 물질층(35)을 형성하는 공정을 차례로 진행한다.

상기 물질층(35)은 500∼800℃ 온도에서 증착하고, 그 두께는 상기 콘택홀(34) 바닥(bottom) 크기의 1/2을 넘지 않게 형성한다.

도 2d를 참조하면, 상기 물질층(35)를 에치백(Etchback)하여 상기 콘택홀(34a)의 측벽에 스페이서(35a)를 형성한다.

이때 1∼800mT 압력, 50∼1000W RF(Radio Frequency)전력으로 C1₂, SF₆, He, 또는 HBr 등의 플라즈마를 에처(etcher)로 사용한다.

도 2e를 참조하면, 상기 스페이서(35a)의 형성물질과 상기 절연층 형성 물질과의 식각 선택비를 이용하여 상기 콘택홀(34b)하부의 층간 절연층을 식각하여 작은 크기의 콘택홀(34c)을 형성한다.

이때 10∼1000mT 압력, 100∼10000W RF(Radio Frequency)전력으로 CF₄, CHF₃, C₂F₆, C₃F₈, 또는 O₂등의 플라즈마를 에처(etcher)로 사용한다.

상기 0.4㎛ 직경의 감광막 패턴(33)에 의해 형성되는 상기 콘택홀(34c)의 바닥(bottom) 크기는 약 0.1-0.3um의 직경을 가진다.

도 2f를 참조하면, 상기 콘택홀(34c)을 매립할 수 있게 도전 물질을 증착하여 커패시터의 스토리지 전극(37)을 형성한다.

따라서 본 발명에 의한 반도체 소자의 작은 콘택홀 형성 방법은, 산화막에 콘택홀을 형성할 때 먼저 감광막 패턴을 마스크로하여 상기 산화막의 소정 두께를 식각하고 그 측벽에 스페이서를 형성한 후 그 하부의 산화막을 식각함으로써 보다 작은 크기의 콘택홀을 형성하고, 감광막 패턴을 제거한 후 스페이서를 마스크로하여 식각함으로써 감광막 패턴의 측벽에 생성한 폴리머(polymer)로 인해 식각이 멈추는(etch stopping) 현상을 막고 반도체 기판의 표면 손상을 최소화 할 수 있다.

Claims

산화막이 형성된 반도체 기판상에 감광막을 증착하는 제1단계; 상기 산화막에 콘택홀을 형성하고자 하는 모양의 마스크를 이용하여 상기 감광막을 식각하여 감광막패턴을 형성하는 제2단계; 상기 감광막 패턴을 마스크로하여 상기 산화막의 소정 두께를 식각하여 콘택홀을 형성하는 제3단게; 상기 감광막 패턴을 제거하는 제4단계; 상기 구조물을 따라 물질층을 형성하는 제5단계; 상기 물질층을 에치백(Etch back)하여 상기 콘택홀 측벽에 스페이서를 형성하는 제6단계; 및 상기 콘택홀 하부의 산화막을 식각하는 제 7 단계를 포함하는 것을 특징으로 하는 반도체 소자의 작은 콘택홀(Small Contact Hole) 형성 방법.
제1항에 있어서, 상기 제3단계의 콘택홀은 상기 산화막 두께의 60%∼90%를 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 작은 콘택홀 형성 방법.
제1항에 있어서, 상기 물질층은 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 또는 SiN, SiON 등의 질화물질을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 작은 콘택홀 형성 방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임