KR100375218B1 - 반사 방지막 및 자기정렬 콘택 기술을 사용하는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 - Google Patents

반사 방지막 및 자기정렬 콘택 기술을 사용하는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 Download PDF

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Abstract

반사방지막 및 자기정렬 콘택 기술을 사용하는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자를 제공한다. 이 방법은 활성영역을 갖는 반도체기판 상에 게이트 절연막, 제1 도전막, 식각저지막, 하드마스크층 및 반사방지막을 차례로 형성하고, 반사방지막, 하드마스크층 및 식각저지막을 연속적으로 패터닝하여 제1 도전막 상에 복수개의 평행한 식각저지막 패턴과 아울러 각 식각저지막 패턴 상에 차례로 적층된 하드마스크 패턴 및 반사방지막 패턴을 형성한다. 반사방지막은 난반사를 최소화시키기에 적합한 다공질의 플라즈마 실리콘 옥시나이트라이드막으로 형성한다. 반사방지막 패턴 및 제1 도전막을 식각하여 식각저지막 패턴 아래에 게이트 전극을 형성함과 동시에 하드마스크 패턴을 노출시킨다. 게이트 전극이 형성된 결과물 전면에 스페이서 절연막 및 층간절연막을 차례로 형성하고, 층간절연막 및 스페이서 절연막을 패터닝하여 게이트 전극들 사이의 반도체기판을 노출시키는 자기정렬 콘택홀을 형성한다. 이때, 게이트 전극 및 식각저지막 패턴의 측벽에 스페이서가 형성된다. 자기정렬 콘택홀 내에 반도체기판과 접촉하는 도전성 패드를 형성한다. 이에 따라, 서로 이웃하는 도전성 패드들 사이에 다공질(porous)의 반사방지막 패턴이 잔존하지 않으므로, 서로 이웃하는 도전성 패드들 사이의 누설전류 특성을 개선시킬 수 있다.

Description

반사방지막 및 자기정렬콘택 기술을 사용하는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자{Methods of fabricating a semiconductor device using an anti-reflective layer and a self-aligned contact technique and semiconductor devices fabricated thereby}
본 발명은 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자에 관한 것으로, 특히 반사방지막 및 자기정렬 콘택 기술을 사용하는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자에 관한 것이다.
반도체소자의 집적도가 증가함에 따라, 서로 다른 도전층을 전기적으로 연결시키기 위한 콘택홀을 형성하는 기술의 중요성이 점점 증가하고 있다. 이에 따라, 최근에, 고집적 반도체소자의 제조에 적합한 자기정렬 콘택 기술이 제안된 바 있다.
도 1 내지 도 5는 자기정렬 콘택기술을 사용하여 종래의 디램 소자를 제조하는 방법을 설명하기 위한 단면도들이다. 여기서, 각 도면들은 셀 어레이 영역을 나타낸다.
도 1을 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3)을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 게이트 산화막(5)을 형성한 후, 그 결과물 전면에 도전막(7), 식각저지막(9), 하드마스크막(11) 및 반사방지막(anti-reflective layer; 13)을 차례로 형성한다. 상기 반사방지막(13) 상에 게이트 패턴, 즉 워드라인을 한정하기 위한 제1 포토레지스트 패턴(15)을 형성한다. 상기 식각저지막(9)은 실리콘산화막에 대하여 식각 선택비를 갖는 절연막, 예컨대 실리콘질화막으로 형성하고, 상기 하드 마스크막(11)은 상기 도전막(7)에 대하여 식각 선택비를 갖는 절연막, 예컨대 CVD 산화막으로 형성한다. 또한, 상기 반사방지막(13)은 제1 포토레지스트 패턴(15)을 형성하기 위한 사진공정을 실시하는 동안 난반사(irregular reflection)를 최소화시키기에 적합한 물질막, 예컨대 플라즈마 CVD 공정에 의한 실리콘 옥시나이트라이드막으로 형성한다. 일반적으로, 플라즈마 CVD 공정에 의해 형성된 실리콘 옥시나이트라이드막은 난반사를 억제시키는 성질이 우수하다고 알려져 있다. 그러나, 플라즈마 CVD 공정에 의해 형성된 절연막은 저압 CVD 공정에 의해 형성된 절연막에 비하여 다공질(porous)이므로 누설전류 특성이 불량하다.
도 2를 참조하면, 상기 제1 포토레지스트 패턴(15)을 식각 마스크로 사용하여 상기 반사방지막(13), 하드 마스크층(11) 및 식각저지막(9)을 연속적으로 식각한다. 그 결과, 상기 도전막(7) 상에 복수개의 평행한 식각저지막 패턴들(9a)이 형성되고, 상기 각 식각저지막 패턴(9a) 상에 차례로 적층된 하드마스크 패턴(11a) 및 반사방지막 패턴(13a)이 형성된다. 이어서, 상기 제1 포토레지스트 패턴(15)을 제거한다.
도 3을 참조하면, 상기 식각저지막 패턴들(9a) 사이의 도전막(7)을 선택적으로 식각하여 게이트 전극(7a)을 형성한다. 이때, 상기 하드마스크 패턴(11a) 상에 반사방지막 패턴(13a)이 잔존할 수 있다. 결과적으로, 상기 게이트 절연막(5) 상에 복수개의 평행한 게이트 패턴들(14)이 형성된다. 이때, 주변회로 영역(도시하지 않음)에도 게이트 패턴들이 형성된다. 상기 각 게이트 패턴(14)은 차례로 적층된 게이트 전극(7a), 식각저지막 패턴(9a), 하드마스크 패턴(11a) 및 반사방지막 패턴(13a)을 포함한다. 상기 게이트 패턴들(14)이 형성된 결과물 전면에 콘포말한 스페이서 절연막(17)을 형성한다. 상기 스페이서 절연막(17) 상에 층간절연막(19), 예컨대 CVD 산화막을 형성한다.
도시하지는 않았지만, 상기 층간절연막(19)을 형성하기 전에 주변회로 영역의 스페이서 절연막(17)을 선택적으로 이방성 식각하여 주변회로 영역 내의 게이트패턴들의 측벽에 스페이서를 형성한다. 여기서, 주변회로 영역 뿐만 아니라 셀 어레이 영역 내에 스페이서를 형성하는 경우에는 상기 이방성 식각 공정에 기인하여 셀 어레이 영역 내의 반도체기판에 식각손상이 가해진다. 셀 어레이 영역의 반도체기판에 식각손상이 가해지면, 셀 트랜지스터의 접합 누설전류 특성이 저하된다. 이에 따라, 디램소자의 리프레쉬 주기가 짧아지는 문제점이 발생한다. 따라서, 주변회로 영역에 형성되는 게이트 패턴들의 측벽에만 선택적으로 스페이서를 형성하는 기술이 널리 사용되고 있다. 이어서, 상기 층간절연막(19) 상에 자기정렬 콘택홀을 한정하는 제2 포토레지스트 패턴(21)을 형성한다.
도 4를 참조하면, 상기 제2 포토레지스트 패턴(21)을 식각 마스크로 사용하여 층간절연막(19), 스페이서 절연막(17) 및 게이트 산화막(5)을 연속적으로 이방성 식각하여 게이트 패턴들(14) 사이의 반도체기판(1)을 노출시키는 자기정렬 콘택홀(23)을 형성한다. 이때, 상기 식각저지막 패턴(9a)은 식각저지막 역할을 한다. 따라서, 게이트 전극(7a) 및 식각저지막 패턴(9a)의 측벽에 스페이서(17a)가 형성된다. 또한, 상기 식각저지막 패턴(9a) 상에 적층된 하드마스크 패턴(11a) 및 반사방지막 패턴(13a)의 가장자리가 식각될 수 있다. 다음에, 상기 제2 포토레지스트 패턴(21)을 제거한다.
도 5를 참조하면, 상기 층간절연막(19) 상에 상기 자기정렬 콘택홀(23)을 채우는 도전막, 예컨대 폴리실리콘막을 형성한다. 이어서, 상기 게이트 패턴들(14) 상의 스페이서 절연막(17)이 노출될 때까지 상기 도전막 및 층간절연막(19)을 전면식각하여 상기 자기정렬 콘택홀(23) 내에 도전성 패드(25)를 형성한다. 이에 따라,서로 이웃하는 상기 도전성 패드들(25) 사이에 반사방지막 패턴(13a)이 잔존한다.
상술한 바와 같이 종래의 기술에 따르면, 플라즈마 CVD 공정에 의해 형성된 반사방지막 패턴이 서로 이웃하는 도전성 패드들 사이에 잔존한다. 따라서, 도전성 패드들 사이의 누설전류 특성이 저하된다. 결과적으로, 디램소자의 전기적인 특성, 특히 리프레쉬 특성이 저하된다.
본 발명이 이루고자 하는 기술적 과제는 서로 이웃하는 도전성 패드들 사이의 누설전류 특성을 개선시킬 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 서로 이웃하는 도전성 패드들 사이의 누설전류 특성이 우수한 반도체소자를 제공하는 데 있다.
도 1 내지 도 5는 종래의 반도체소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 6a는 일반적인 건식식각 공정에 사용되는 디커플드 플라즈마 소오스(de-coupled plasma source) 장비의 개략도이다.
도 6b는 일반적인 건식식각 공정에 사용되는 트랜스포머 커플드 플라즈마(transformer coupled plasma) 장비의 개략도이다.
도 7 내지 도 12는 본 발명에 따른 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자를 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 자기정렬 콘택 기술을 사용하는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상부에 제1 도전막을 형성하고, 상기 제1 도전막 상에 복수개의 평행한 캐핑막 패턴 및 상기 각 캐핑막 패턴 상에 적층된 반사방지막 패턴을 형성하는 것을 포함한다. 여기서, 상기 각 캐핑막 패턴은 차례로 적층된 식각저지막 패턴 및 하드마스크 패턴을 포함한다. 또한, 상기 반사방지막 패턴은 유기 반사방지막 또는 무기 반사방지막으로 형성한다. 상기 반사방지막 패턴 및 상기 제1 도전막을 식각하여 상기 각 캐핑막 패턴 아래에 게이트 전극을 형성함과 동시에 상기 하드마스크 패턴을 노출시킨다. 상기 게이트 전극이 형성된 결과물 전면에 콘포말한 스페이서 절연막을 형성하고, 상기 스페이서 절연막 상에 상기 게이트 전극들 사이의 갭 영역을 채우는 층간절연막을 형성한다. 상기 층간절연막, 스페이서 절연막 및 하드마스크 패턴을 식각하여 상기 게이트 전극들 사이의 반도체기판을 노출시키는 자기정렬 콘택홀을 형성함과 동시에 상기 게이트 전극의 측벽 및 상기 식각저지막 패턴의 측벽에 스페이서를 형성한다. 이때, 상기 자기정렬 콘택홀을 형성하기 위한 식각공정은 식각저지막 패턴에 대하여 식각선택비를 보이는 식각 레서피를 사용하여 실시한다. 따라서, 상기 게이트 전극의 상부면이 노출되는 것을 방지할 수 있다.
상기 제1 도전막을 식각하기 전에, 상기 반사방지막 패턴을 별도의 식각공정을 사용하여 식각할 수 있다. 이때, 상기 반사방지막 패턴을 식각하는 공정은 상기 하드마스크 패턴 상에 초기의 두께보다 얇은 반사방지막 패턴이 잔존하도록 실시한다. 상기 하드마스크 패턴 상에 잔존하는 반사방지막 패턴은 상기 제1 도전막을 식각하는 동안 제거된다. 이와는 달리, 상기 반사방지막 패턴을 완전히 제거하여 상기 하드마스크 패턴을 노출시킨 후에 상기 제1 도전막을 식각할 수도 있다. 여기서, 상기 반사방지막 패턴을 식각하는 공정 및 상기 제1 도전막을 식각하는 공정은 인시투 공정으로 진행하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 자기정렬 콘택홀을 갖는 반도체소자를 제공한다. 이 반도체소자는 반도체기판 상에 형성된 복수개의 평행한 게이트 패턴들 및 상기 게이트 패턴 상에 적층된 스페이서 절연막을 포함한다. 상기 각 게이트 패턴은 차례로 적층된 게이트 전극, 식각저지막 패턴 및 하드마스트 패턴을 포함한다. 상기 게이트 전극의 측벽 및 상기 식각저지막 패턴의 측벽은 스페이서에 의해 덮여진다. 상기 게이트 패턴들 사이의 소정영역은 도전성 패드에 의해 채워진다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 6a 및 도 6b는 본 발명에 따른 반도체소자의 반사방지막 패턴을 제거하는 공정에 사용되는 일반적인 식각장비들을 보여주는 개략도들이다. 구체적으로, 도 6a는 디커플드 플라즈마 소오스 장비의 개략도이고, 도 6b는 트랜스포머 커플드 플라즈마 장비의 개략도이다.
도 6a를 참조하면, 도움(dome) 형태를 갖는 식각챔버(51)의 외벽이 유도 코일(induction coil; 55)에 의해 둘러싸여진다. 상기 유도코일(55)은 소오스 전원(59)과 접속된다. 상기 식각챔버(51) 내부에 척(53)이 설치되고, 상기 척(53) 상에 반도체기판(도시하지 않음)이 놓여진다. 상기 척(53)은 바이어스 전원(57)과 접속된다. 상기 유도코일(55)에 소오스 전원(59)에 의해 라디오 주파수 전력(radio frequency power)이 인가되면, 상기 식각챔버(51) 내부에 주입되는 소오스 가스가 이온화된다. 따라서, 상기 식각챔버(51) 내에 플라즈마가 형성된다. 또한, 상기 척(53)에 바이어스 전원(57)에 의해 라디오 주파수 전력이 인가되면, 상기 플라즈마 내의 이온들이 척(53)의 표면에 대하여 수직한 방향을 따라 가속되어 식각공정이 실시된다.
도 6b를 참조하면, 상부 개구부(upper opening)를 갖는 식각챔버(71) 내에 척(75)이 위치한다. 상기 척(75)은 바이어스 전원(79)과 접속된다. 또한, 상기 식각챔버(71)의 상부개구부는 절연물질, 즉 석영(quartz)으로 이루어진 챔버뚜껑(73)에 의해 닫혀지고, 상기 챔버뚜껑(73) 상에 유도코일(77)이 위치한다. 상기 유도코일(77)은 소오스 전원(81)과 접속된다. 도 6b에 보여진 트랜스포머 커플드 플라즈마 장비의 동작원리는 도 6a에 보여진 디커플드 플라즈마 소오스 장비의 동작원리와 동일하다. 따라서, 본 실시예에서는 도 6a에 보여진 디커플드 플라즈마 소오스 장비를 사용하여 반도체소자를 제조하는 방법을 설명하기로 한다.
도 6a 및 도 7 내지 도 12를 참조하여 본 발명의 실시예에 따른 반도체소자의 제조방법을 설명한다. 여기서, 도 7 내지 도 12는 디램소자의 셀 어레이 영역을 나타낸다.
도 7을 참조하면, 반도체기판(101)의 소정영역에 소자분리막(103)을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 게이트 절연막(105)을 형성한다. 상기 게이트 절연막(105)이 형성된 결과물 전면에 제1 도전막(107), 식각저지막(109), 하드마스크층(111) 및 반사방지막(113)을 차례로 형성한다. 상기 제1 도전막(107)은 도우핑된 폴리실리콘막 또는 금속 폴리사이드막으로 형성한다. 또한, 상기 식각저지막(109)은 실리콘 산화막에 대하여 식각 선택비를 갖는 절연막, 예컨대 실리콘질화막으로 형성한다. 좀 더 구체적으로, 상기 식각저지막(109)은 저압 CVD 공정에 의한 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 하드마스크층(111)은 상기 제1 도전막에 대하여 식각선택비를 갖는 절연막, 예컨대 CVD 산화막으로 형성하는 것이 바람직하다.
이에 더하여, 상기 반사방지막(113)은 사진공정을 실시하는 동안 난반사를최소화시키기에 적합한 물질막으로 형성한다. 예를 들면, 상기 반사방지막(113)은 플라즈마 CVD 공정에 의한 실리콘 옥시나이트라이드막과 같은 무기 반사방지막으로 형성하는 것이 바람직하다. 그러나, 상기 반사방지막(113)은 유기 반사방지막으로 형성할 수도 있다.
플라즈마 CVD 실리콘 옥시나이트라이드막(plasma CVD SiON)은 반사방지막으로서 적합한 특성을 가지나, 400℃ 이하의 저온에서 형성되므로 다공질(porous)이다. 따라서, 플라즈마 CVD 실리콘 옥시나이트라이드막은 저압 CVD 실리콘 질화막(LPCVD SiN)에 비하여 나쁜 누설전류 특성을 보인다. 상기 반사방지막(113)은 600Å 정도의 두께로 형성하는 것이 바람직하다. 그러나, 상기 반사방지막(113)은 500Å보다 얇은 두께, 예컨대 300Å의 두께로 형성할 수도 있다.
도 8을 참조하면, 상기 반사방지막(113) 상에 제1 포토레지스트 패턴(115)을 형성한다. 상기 제1 포토레지스트 패턴(115)을 식각 마스크로 사용하여 상기 반사방지막(113), 하드마스크층(111) 및 식각저지막(109)을 연속적으로 식각하여 복수개의 평행한 캐핑막 패턴(112) 및 상기 캐핑막 패턴(112) 상에 적층된 반사방지막 패턴(113a)을 형성한다. 상기 각 캐핑막 패턴(112)은 차례로 적층된 식각저지막 패턴(109a) 및 하드마스크 패턴(111a)을 포함한다. 상기 캐핑막 패턴(112) 및 반사방지막 패턴(113a)을 형성하기 위한 식각 공정은 CF4가스 및 CHF3가스를 사용하는 통상의 건식식각 공정으로 실시한다.
도 9를 참조하면, 상기 제1 포토레지스트 패턴(115)을 제거한다. 다음에, 상기 반사방지막 패턴(113a)을 제거하여 상기 하드마스크 패턴(111a)의 상부면을 노출시킨다. 상기 반사방지막 패턴(113a)을 제거하는 공정은 습식식각 공정 또는 건식식각 공정을 사용하여 실시한다. 좀 더 구체적으로, 상기 반사방지막 패턴(113a)을 제거하기 위한 습식식각 공정은 인산(H3PO4) 용액을 사용하여 실시한다.
다른 방법으로(alternatively), 상기 반사방지막 패턴(113a)을 제거하기 위한 건식식각 공정은 도 6a에 보여진 디커플드 플라즈마 소오스 장비 또는 도 6b에 보여진 트랜스포머 커플드 플라즈마 장비를 사용하여 실시할 수 있다. 이때, 상기 반사방지막 패턴(113a), 즉 플라즈마 CVD 옥시나이트라이드막을 식각하기 위한 공정가스로는 CF4가스 또는 CF4가스 및 SF6가스가 사용된다. 여기서, 상기 반사방지막 패턴(113a)이 500Å보다 두꺼운 경우에는 상기 반사방지막 패턴(113a)을 완전히 제거하지 않을 수도 있다. 이는, 상기 반사방지막 패턴(113a)을 CF4가스를 사용하여 과도하게 식각하는 경우에, 상기 제1 도전막(107)이 등방성 식각될 수 있기 때문이다. 상기 제1 도전막(107)이 반사방지막 패턴(113a)을 식각하는 동안에 등방성 식각되면, 후속공정에서 형성되는 게이트 전극의 측벽은 리세스된 프로파일을 갖는다. 따라서, 상기 반사방지막 패턴(113a)이 500Å보다 두꺼운 경우에는 CF4가스를 사용하는 식각공정을 실시하는 동안에 반사방지막 패턴(113a)을 완전히 제거하지 않는 것이 바람직하다. 즉, 상기 하드마스크 패턴(111a) 상에 500Å보다 얇은 반사방지막 패턴을 잔존시키는 것이 바람직하다.
상기 디커플드 플라즈마 소오스 장비를 사용하여 반사방지막 패턴(113a)을식각하거나 제거하는 경우에는, 상기 제1 포토레지스트 패턴(115)이 제거된 반도체기판을 식각챔버(51) 내의 척(53) 상에 로딩시킨다. 이어서, 상기 식각챔버(51) 내에 식각 가스, 예컨대 CF4또는 CF4가스 및 SF6가스를 주입하고, 상기 유도코일(55) 및 상기 척(53)에 각각 200 내지 800 와트의 소오스 전력 및 60 내지 300 와트의 바이어스 전력을 인가한다. 바람직하게는, 상기 소오스 전력은 600 와트이고 상기 바이어스 전력은 90 와트이다. 이에 따라, 상기 반사방지막 패턴(113a)이 선택적으로 제거된다. 이때, 상기 식각챔버(51) 내부의 압력은 5 내지 60 mTorr, 바람하게는 10 mTorr로 조절한다.
다음에, 상기 하드마스크 패턴(111a)을 식각 마스크로 사용하여 상기 제1 도전막(107)을 식각하여 상기 캐핑막 패턴(112) 아래에 게이트 전극(107a), 즉 워드라인을 형성한다. 상기 게이트 전극(107a) 및 그 위에 적층된 캐핑막 패턴(112)은 게이트 패턴(112a)을 구성한다. 이때, 도시하지는 않았지만, 주변회로 영역에도 게이트 패턴이 형성된다. 상기 제1 도전막(107)이 텅스텐 폴리사이드막인 경우에는, 염소 가스 및 SF6가스를 사용하여 제1 도전막(107)을 식각한다. 다른 방법으로, 상기 텅스텐 폴리사이드막은 염소가스 및 HBr 가스를 사용하여 식각할 수도 있다.
한편, 상기 반사방지막 패턴(113a)을 식각하거나 제거하는 공정 및 상기 제1 도전막(107)을 식각하는 공정은 인시투(in-situ) 공정을 사용하여 실시할 수 있다. 여기서, 상기 인시투 공정은 하나의 식각챔버 내에서 연속적으로 실시되는 2단계의 건식식각을 포함한다. 제1 단계의 건식식각은 상기 반사방지막 패턴(113a)을 CF4가스를 사용하여 식각하기 위한 공정이고, 제2 단계의 건식식각은 상기 제1 도전막(107)을 염소가스를 사용하여 식각하기 위한 공정이다. 이때, 상기 염소가스를 사용하여 제1 도전막(107)을 식각하는 공정은 플라즈마 CVD 옥시나이트라이드막으로 이루어진 반사방지막 패턴(113a)에 대하여 낮은 식각선택비를 보인다. 따라서, 상기 하드마스크 패턴(111a) 상에 잔존하는 500Å 이하의 얇은 반사방지막 패턴(113a)은 상기 제1 도전막(107)을 식각하는 동안에 용이하게 제거된다.
또한, 도 7의 반사방지막(113)을 500Å보다 얇은 두께로 형성하는 경우에는 반사방지막 패턴(113a)을 선택적으로 식각하기 위한 별도의 공정을 사용하지 않고도 상기 제1 도전막(107)을 식각하는 동안 반사방지막 패턴(113a)을 용이하게 제거할 수 있다.
이에 더하여, 상기 반사방지막(113)을 유기 반사방지막으로 형성하는 경우에는 그 두께에 관계없이 상기 제1 포토레지스트 패턴(115)을 제거하는 동안에 반사방지막 패턴(113a)이 제거된다. 따라서, 반사방지막 패턴(113a)을 제거하기 위한 별도의 공정이 요구되지 않는다.
도 10을 참조하면, 상기 게이트 패턴(112a)이 형성된 결과물 전면에 콘포말한 스페이서 절연막(117)을 형성한다. 상기 스페이서 절연막(117)은 저압 CVD 공정에 의한 실리콘질화막으로 형성하는 것이 바람직하다. 다음에, 도시하지는 않았지만, 주변회로 영역의 스페이서 절연막(117)을 선택적으로 이방성 식각하여 주변회로 영역의 게이트 패턴 측벽에 스페이서를 형성한다. 여기서, 주변회로 영역에만 스페이서를 형성하는 이유는 셀 어레이 영역의 반도체기판(101)에 가해지는 식각손상을 최소화시키기 위함이다. 상기 주변회로 영역에 스페이서가 형성된 결과물 전면에 게이트 패턴들(112a) 사이의 갭 영역을 채우는 층간절연막(119)을 형성한다. 상기 층간절연막(119)은 CVD 공정에 의한 실리콘 산화막으로 형성하는 것이 바람직하다. 이어서, 상기 층간절연막(119) 상에 제2 포토레지스트 패턴(121)을 형성한다. 상기 제2 포토레지스트 패턴(121)은 셀 어레이 영역의 소정영역만을 노출시키는 개구부를 갖는다.
도 11을 참조하면, 상기 제2 포토레지스트 패턴(121)을 식각 마스크로 사용하여 상기 층간절연막(119), 스페이서 절연막(117) 및 게이트 절연막(105)을 순차적으로 이방성 식각하여 게이트 패턴들(112a) 사이의 활성영역을 노출시키는 자기정렬 콘택홀들(123)을 형성한다. 이때, 도시된 바와 같이 상기 하드마스크 패턴(111a)의 가장자리가 식각될 수 있으며, 게이트 전극(107a) 및 식각저지막 패턴(109a)의 측벽에 스페이서(117s)가 형성된다. 이어서, 상기 자기정렬 콘택홀(123)이 형성된 결과물 전면에 제2 도전막(125), 예컨대 도우핑된 폴리실리콘막을 형성한다.
도 12를 참조하면, 상기 게이트 패턴들(112a) 상의 스페이서 절연막(117)이 노출될 때까지 상기 제2 도전막(125) 및 층간절연막(119)을 전면식각하여 상기 자기정렬 콘택홀(123) 내에 도전성 패드(125a)를 형성한다. 결과적으로, 서로 이웃하는 도전성 패드들(125a)은 게이트 패턴(112a) 및 스페이서 절연막(117)에 의해 분리된다.
이어서, 도시하지는 않았지만, 상기 도전성 패드들(125a) 상에 이들과 전기적으로 접속된 비트라인 및 스토리지 노드를 통상의 방법으로 형성한다.
다음에, 본 발명에 따른 반도체소자의 구조를 설명하기로 한다.
도 12를 다시 참조하면, 반도체기판(101)의 소정영역에 활성영역을 한정하는 소자분리막(103)이 위치한다. 복수개의 평행한 게이트 패턴들(112a)이 상기 활성영역의 상부를 가로지른다. 상기 각 게이트 패턴(112a)은 차례로 적층된 게이트 전극(107a) 및 캐핑막 패턴(112)을 포함한다. 상기 캐핑막 패턴(112)은 차례로 적층된 식각저지막 패턴(109a) 및 하드마스크 패턴(111a)으로 구성된다. 상기 게이트 전극(107a) 및 활성영역 사이에는 게이트 절연막(105)이 개재된다. 또한, 상기 게이트 패턴들(112a) 상에는 스페이서 절연막(117)이 위치하고, 상기 게이트 전극(107a) 및 식각저지막 패턴(109a)의 측벽은 스페이서(117s)에 의해 덮여진다. 따라서, 상기 게이트 전극(107a)의 측벽 및 상부면은 각각 스페이서(117s) 및 식각저지막 패턴(109a)에 의해 덮여진다. 상기 게이트 패턴들(112a) 사이에는 자기정렬 콘텍홀(123)이 위치한다. 상기 자기정렬 콘텍홀(123)은 도전성 패드(125a)에 의해 채워지고, 상기 도전성 패드(125a)는 게이트 패턴들(112a) 사이의 반도체기판(101), 즉 활성영역과 접촉한다. 결과적으로, 서로 이웃하는 도전성 패드들(125a)은 게이트 패턴(112a) 및 게이트 패턴(112a) 상의 스페이서 절연막(117)에 의해 서로 분리된다. 이때, 상기 하드마스크 패턴(111a) 및 상기 스페이서 절연막(117)은 직접 접촉한다.
상술한 바와 같이 본 발명에 따르면, 서로 이웃하는 도전성 패드들(125a) 사이에 반사방지막 패턴(113a)과 같은 다공질의 절연막(porous insulating layer)이 잔존하지 않는다. 따라서, 도전성 패드들(125a) 사이의 누설전류 특성을 개선시킬수 있다.

Claims (21)

  1. 반도체기판 상에 게이트 절연막, 제1 도전막, 식각저지막, 하드마스크층 및 반사방지막(anti-reflective layer)을 차례로 형성하는 단계;
    상기 반사방지막, 상기 하드마스크층 및 상기 식각저지막을 연속적으로 패터닝하여 복수개의 평행한 식각저지막 패턴을 형성함과 동시에 상기 각 식각저지막 패턴 상에 차례로 적층된 하드마스크 패턴 및 반사방지막 패턴을 형성하는 단계;
    상기 반사방지막 패턴을 식각하는 단계;
    상기 식각저지막 패턴들 사이의 상기 제1 도전막을 식각하여 상기 각 식각저지막 패턴 아래에 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 결과물 전면에 콘포말한 스페이서 절연막을 형성하는 단계;
    상기 스페이서 절연막 상에 상기 게이트 전극들 사이의 갭 영역을 채우는 층간절연막을 형성하는 단계;
    상기 식각저지막 패턴을 식각저지막으로 사용하여 상기 층간절연막, 상기 스페이서 절연막 및 상기 하드마스크 패턴을 패터닝하여 상기 게이트 전극들 사이의 반도체기판을 노출시키는 자기정렬 콘택홀을 형성함과 동시에 상기 게이트 전극의 측벽 및 상기 식각저지막 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 자기정렬 콘택홀이 형성된 결과물 전면에 상기 자기정렬 콘택홀을 채우는 제2 도전막을 형성하는 단계; 및
    상기 게이트 전극 상부의 상기 스페이서 절연막이 노출될 때까지 상기 제2 도전막 및 상기 층간절연막을 전면식각하여 상기 자기정렬 콘택홀 내에 도전성 패드를 형성하는 단계를 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 도전막은 폴리실리콘막 또는 폴리사이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 식각저지막은 실리콘 산화막에 대하여 식각선택비를 갖는 절연막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 식각저지막은 저압 화학기상증착 공정에 의한 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 하드 마스크층은 CVD 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 반사방지막은 무기 반사방지막 또는 유기 반사방지막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 무기 반사방지막은 플라즈마 CVD 공정에 의한 실리콘 옥시나이트라이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 무기 반사방지막은 500Å보다 두꺼운 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 반사방지막 패턴을 식각하는 단계는 상기 하드마스크 패턴이 노출될 때까지 건식식각 공정 또는 습식식각 공정을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 반사방지막 패턴을 제거하기 위한 건식식각 공정은 식각 가스로서 CF4가스를 사용하거나 CF4가스 및 SF6가스를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 반사방지막 패턴을 식각하는 단계 및 상기 제1 도전막을 식각하는 단계는 인시투(in-situ) 공정으로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 반사방지막 패턴을 제거하기 위한 습식식각 공정은 인산(phosphoric acid; H3PO4) 용액을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 반사방지막 패턴을 식각하는 단계는 상기 하드마스크 패턴 상에 500Å보다 얇은 반사방지막 패턴이 잔존하도록 실시하되, 상기 잔존하는 반사방지막 패턴은 상기 제1 도전막을 식각하는 동안 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 반사방지막 패턴을 식각하는 단계 및 상기 제1 도전막을 식각하는 단계는 인시투(in-situ) 공정으로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 6 항에 있어서,
    상기 무기 반사방지막은 500Å보다 얇은 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 반사방지막 패턴은 상기 제1 도전막을 식각하는 동안 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 14 항에 있어서, 상기 인시투 공정은
    상기 반사방지막 패턴이 형성된 결과물을 식각 챔버 내에 로딩시키는 단계;
    상기 식각 챔버 내로 CF4가스를 주입시키거나 CF4가스 및 SF6가스를 주입시키어 상기 반사방지막 패턴을 식각하는 단계; 및
    상기 제1 도전막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 삭제
  19. 반도체기판 상에 형성되고, 각각은 차례로 적층된 게이트 전극, 식각저지막 패턴 및 하드마스크 패턴을 포함하는 복수개의 평행한 게이트 패턴들;
    상기 게이트 패턴 상에 적층된 스페이서 절연막;
    상기 게이트 전극의 측벽 및 상기 식각저지막 패턴의 측벽에 형성된 스페이서;
    상기 게이트 패턴들 사이에 형성된 자기정렬 콘텍홀; 및
    상기 자기정렬 콘텍홀을 채우는 도전성 패드를 포함하되, 상기 도전성 패드는 상기 반도체기판과 전기적으로 접속되고, 상기 하드마스크 패턴 및 상기 스페이서 절연막은 직접 접촉하고 있는 것을 특징으로 하는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 게이트 전극 및 상기 반도체기판 사이에 개재된 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체소자.
  21. 제 19 항에 있어서,
    상기 스페이서 절연막은 저압 화학기상증착 공정에 의해 형성된 실리콘질화막인 것을 특징으로 하는 반도체소자.
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