KR100460068B1 - 반도체소자의 금속배선 형성방법 - Google Patents

반도체소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR100460068B1
KR100460068B1 KR10-2002-0046030A KR20020046030A KR100460068B1 KR 100460068 B1 KR100460068 B1 KR 100460068B1 KR 20020046030 A KR20020046030 A KR 20020046030A KR 100460068 B1 KR100460068 B1 KR 100460068B1
Authority
KR
South Korea
Prior art keywords
film
silicon nitride
metal
forming
nitride film
Prior art date
Application number
KR10-2002-0046030A
Other languages
English (en)
Other versions
KR20040013202A (ko
Inventor
고형수
김준동
변상진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0046030A priority Critical patent/KR100460068B1/ko
Publication of KR20040013202A publication Critical patent/KR20040013202A/ko
Application granted granted Critical
Publication of KR100460068B1 publication Critical patent/KR100460068B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 본 발명에 따른 반도체소자의 금속배선 형성 방법은, 반도체기판상에 금속배선용 금속막과 실리콘 질화막 및 반사방지막을 순차적으로 형성하는 단계; 상기 반사방지막상에 감광막 패턴을 형성한후 이를 마스크로 상기 반사방지막 및 실리콘질화막을 건식식각에 의해 선택적으로 제거하는 단계; 상기 감광막패턴을 제거한후 상기 실리콘질화막을 마스크로 상기 금속배선용 금속막을 선택적으로 제거하여 금속배선을 형성하는 단계를 포함하여 구성되며, 비트라인 하드마스크의 건식식각 방법을 최적화하여 웨이퍼 전 영역 에서의 CD 균일도를 향상시킴과 동시에 라인상부 노치(line top notch) 현상을 제거하여 공정을 안정화시키고 수율을 향상시킬 수 있는 것이다.

Description

반도체소자의 금속배선 형성방법{Method for forming metal line of semiconductor device}
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로서, 보다 상세하게는 반도체공정에서의 워드라인/비트라인을 형성하기 위해 실리콘질화막 하드마스크를 이용하여 건식식각하는 반도체소자의 금속배선 형성방법에 관한 것이다.
반도체 제조공정이 점점 고집적/초미세화됨에 따라 웨이퍼 전 영역에서 요구되는 라인 크기(line dimension) 산포는 점점 감소하고 있는 추세이다.
현재 수준의 반도체공정에서 적절한 공정안정화 및 수율 확보를 위해 요구되는 워드라인 또는 비트라인의 라인크기 산포범위는 대략 10∼20 nm 수준이다.
통상의 메리에(Merie) 장비를 이용한 실리콘 질화막 하드마스크를 이용한 워드라인/비트라인 건식식각 공정의 경우에 챔버벽 효과 또는 캐소드 디자인에 기인한 필드 농도(field condcentration)효과에 의해 웨이퍼 가장자리영역에서 실리콘질화막에 대한 포토레지스트(PR)의 선택비가 급격하게 감소하여, 웨이퍼 가장자리 영역에서의 라인크기가 웨이퍼 중앙에 비교하여 매우 작은 양상을 야기하며, 이는 반도체공정 불안정 요소로 작용함과 동시에 반도체수율을 저하시키는 원인으로 작용한다.
이러한 문제점들을 도 1을 참조하여 보다 구체적으로 설명하면 다음과 같다.
도 1은 종래기술에 따른 실리콘질화막 건식식각 방법을 이용한 경우로서, (a)는 웨이퍼 전 영역에서의 라인크기 분포이고, (b)는 웨이퍼중앙 및 가장자리영역의 라인 이미지를 보여 주는 것인데, 도1의 (a) 및 (b)에서와 같이, 통상의 건식식각장비의 캐소드의 실딩부인 석영(실리콘산화막)이나 챔버벽에 증착되어 있는 얇은 산화층이 플라즈마 환경에 노출되게 되면, 이 부분에서도 추가적인 산소라디칼이 발생하게 되고, 여기에서 발생하는 라디칼의 양은 공정조건으로 조절이 불가능하며, 이것들은 거리적으로 근접한 웨이퍼의 가장자리영역에 보다 큰 영향을 주게 된다.
챔버벽 또는 캐소드 외각의 실딩부로부터 발생한 추가적인 산소라디칼은 그 근접영역의 PR 대 실리콘질화막 선택비를 감소시켜, 결과적으로 이러한 요인들의 작용에 의하여 웨이퍼 전영역에서의 라인크기 산포를 측정해 보면 도 1a 에서와 같이 웨이퍼의 가장자리쪽으로 갈수록 라인 크기가 급속하게 감소하는 양상이 나타난다.
더욱이, 도 1b에서와 같이, 정상적인 웨이퍼 중앙영역의 라인이미지와는 다르게 가장자리영역의 일부분에서는 라인 오픈(open)이 발생하여 반도체 수율 저하의 원을 제공한다.
또한, 통상의 캐소드 디자인에서는 가장자리 필드 농도현상이 발생하게 되는데, 이 효과에 의해서도 역시 웨이퍼 가장자리영역에서의 PR 선택비 저하를 유발하여 결과적으로 라인 크기 산포 증가의 원인을 제공한다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 비트라인 하드마스크의 건식식각 방법을 최적화하여 웨이퍼 전 영역 에서의 CD 균일도를 향상시킴과 동시에 라인상부 노치(line top notch) 현상을 제거하여 공정을 안정화시키고 수율을 향상시킬 수 있는 반도체소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 실리콘질화막 건식식각 방법을 이용한 경우로서, (a)는 웨이퍼 전 영역에서의 라인크기 분포이고, (b)는 웨이퍼중앙 및 가장자리영역의 라인 이미지를 보여 주는 도면.
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 공정단면도.
도 3은 본 발명에 따른 실리콘질화막 건식식각 방법을 이용한 경우로서, (a)는 웨이퍼 전 영역에서의 라인크기 분포이고, (b)는 웨이퍼중앙 및 가장자리영역의 라인 이미지를 보여 주는 도면.
[도면부호의설명]
11 : 반도체기판 13 : Ti/TiN 박막
15 : 텅스텐박막 17 : 실리콘질화막
19 : 반사방지막 21 : 감광막패턴
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 금속배선 형성 방법은, 반도체기판상에 금속배선용 금속막과 실리콘질화막 및 반사방지막을 순차적으로 형성하는 단계; 상기 반사방지막상에 감광막패턴을 형성한후 이를 마스크로 상기 반사방지막 및 실리콘질화막을 건식식각에 의해 선택적으로 제거하는 단계; 상기 감광막패턴을 제거한후 상기 실리콘질화막을 마스크로 상기 금속배선용 금속막을 선택적으로 제거하여 금속배선을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 금속배선 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 공정단면도이다.
도 3은 본 발명에 따른 실리콘질화막 건식식각 방법을 이용한 경우로서, (a)는 웨이퍼 전 영역에서의 라인크기 분포이고, (b)는 웨이퍼중앙 및 가장자리영역의 라인 이미지를 보여 주는 도면이다.
본 발명에 따른 반도체소자의 금속배선 형성방법은, 도 2a에 도시된 바와같이, 통상적인 반도체 제조공정에서의 워드라인/비트라인을 형성하기 위해 먼저 반도체기판(11)상에 Ti/TiN박막(13)과 텅스텐박막 (또는 텅스텐실리사이드막)(15) 및 실리콘질화막(17) 그리고 반사방지막(19)을 순차적으로 적층한다. 이때, 상기 반사방지막(19)는 실리콘산화막과 실리콘질화막으로 형성한다.
그다음, 상기 반사방지막(19)상에 감광물질을 도포한후 이를 포토리소그라피 공정기술을 이용한 노광 및 현상공정을 거친후 이를 선택적으로 제거하여 감광막패턴(21)을 형성한다.
이어서, 도 2b에 도시된 바와같이, 상기 감광막패턴(21)을 마스크로 상기 반사방지막(19)과 실리콘질화막(17)을 건식식각에 의해 순차적으로 제거한다. 이때, 식각장비로는 메리에(Merie) 또는 ICP 타입을 이용하며, CF4/CHF3/CH2F2/Ar 가스를 사용하여 산포를 개선한다.
또한, 상기 건식식각공정시에 플라즈마를 유지하기 위해 총 가스유량(플로우속도)과 CF4/CHF3/CH2F2가스 비율을 조절하여 진행한다.
그리고, 상기 건식식각 공정시에 10 mTorr ∼ 200 mTorr 의 압력을 사용하며 , 통상 공정의 2배 이상인 150 sccm 이상의 총가스유량을 사용한다.
더욱이, 상기 CF4/CHF3비율은 1/5 내지 1/15 이하로 유지하되, 바람직하게는 1/9 정도이고, CHF3/CH2F2비율은 1/5∼5/1 사이로 유지하여 식각공정을 진행한다.
그다음, 도 2c에 도시된 바와같이, 상기 감광막패턴(21)과 반사방지막(19a)을 제거한후 실리콘질화막(17a)을 하드마스크로 이용하여 상기 텅스텐박막 (또는 텅스텐실리사이드막)(15)과 그 하부층인 배리어 금속인 Ti/TiN박막(13)을 건식식각하여 원하는 비트라인(23)을 형성한다. 이때, 비트라인 대신 워드라인형성시에, Ti/TiN 박막(13) 대신 폴리실리콘을 사용할 수도 있다.
따라서, 최종의 워드라인/비트라인의 크기는 하드마스크로 이용되는 실리콘질화막의 크기에 의해 결정지어지며, 이 실리콘질화막의 라인 크기는 실리콘질화막이 건식식각되는 플라즈마 환경에서의 포토레지스트(PR) 대비 실리콘질화막의 건식식각비에 의해 좌우된다.
PR과 실리콘질화막의 선택비는 주로 플라즈마 환경에서의 산소 라디컬과 플루오린 라디칼의 비율에 크게 영향을 받게 된다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 금속배선에 의하면, 통상의 건식 식각조건에 비해 총 플로우 속도(flow rate)를 약 2배 정도로 증가시켰으며, 동시에 CF4/CHF3비율을 1/9 이하로 조정하였다.
총 플로우 속도를 증가시키므로써 플라즈마 내의 분자들의 잔류시간을 감소시키고 이로써 챔버벽이나 캐소드 실딩부(cathode shielding part)에서 발생하는 여분의 산소 라디칼의 영향을 줄일 수 있다.
더욱이, 인입 가스(input gas)의 량을 증가시키므로써 위에서 기술했던 챔버벽 또는 캐소드부에서 발생하는 여분의 산소 라디칼의 농도를 희석시켜서 웨이퍼 가장자리에서의 라인크기의 손실 현상을 효과적으로 완화하였다.
또한, CF4/CHF3비율에 있어서 CHF3비율을 약 2배 정도 증가시키므로써 수소의 하이드로카본(hydrocarbon) 생성물에 의한 PR 패시베이션 효과를 얻을 수 있으므로 PR 대 실리콘 질화막 선택비를 증가시켜 앞서서 설명한 여분의 산소라디칼 발생 및 필드 농도에 의한 선택비 감소현상을 완충하여 전반적인 라인크기 균일도를 향상시킬 수 있다.
도 3a에서와 같이, 통상의 건식식각 조건에 비해 매우 향상된 웨이퍼 전영역에서의 라인 크기 균일도를 얻을 수 있었으며, 도 3b에서와 같이, 웨이퍼 가장자리영역에서의 라인 이미지도 중앙영역과 거의 비숫한 수준으로 양호한 라인프로파일을 얻었다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (4)

  1. 반도체기판 상에 금속배선용 금속막, 실리콘질화막 및 반사방지막을 순차적으로 형성하는 단계와,
    상기 반사방지막 상에 소정 형상의 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 마스크로 상기 반사방지막 및 실리콘질화막을 선택적으로 건식식각하며, 상기 건식식각은 10 mTorr ∼ 200 mTorr의 압력 및 150 sccm 이상의 가스유량으로 CF4/CHF3/CH2F2가스를 공급하되, 상기 CF4/CHF3/ 비율은 1/5 내지 1/15로 하고 CHF3/CH2F2비율은 1/5∼5/1 사이로 하는 단계와,
    상기 감광막패턴 및 잔류된 반사방지막을 제거하는 단계와,
    상기 잔류된 실리콘질화막을 마스크로 상기 금속배선용 금속막을 선택적으로 식각하여 금속배선을 형성하는 단계를 포함하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  2. 삭제
  3. 제1항에 있어서, 식각장비로는 메리에(MERIE) 또는 ICP 형태를 사용하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  4. 삭제
KR10-2002-0046030A 2002-08-05 2002-08-05 반도체소자의 금속배선 형성방법 KR100460068B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0046030A KR100460068B1 (ko) 2002-08-05 2002-08-05 반도체소자의 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0046030A KR100460068B1 (ko) 2002-08-05 2002-08-05 반도체소자의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
KR20040013202A KR20040013202A (ko) 2004-02-14
KR100460068B1 true KR100460068B1 (ko) 2004-12-04

Family

ID=37320555

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0046030A KR100460068B1 (ko) 2002-08-05 2002-08-05 반도체소자의 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR100460068B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130146A (en) * 1999-07-26 2000-10-10 Vanguard International Semiconductor Corporation In-situ nitride and oxynitride deposition process in the same chamber
KR20020044908A (ko) * 2000-12-07 2002-06-19 윤종용 반사방지막 및 자기정렬콘택 기술을 사용하는반도체소자의 제조방법 및 그에 의해 제조된 반도체소자
KR20030000073A (ko) * 2001-06-22 2003-01-06 삼성전자 주식회사 반도체 롬 장치 형성 방법
KR100370241B1 (ko) * 2000-10-31 2003-01-30 삼성전자 주식회사 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 및 그 제조방법
KR20030027628A (ko) * 2001-09-29 2003-04-07 삼성전자주식회사 반도체소자를 위한 건식 식각방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130146A (en) * 1999-07-26 2000-10-10 Vanguard International Semiconductor Corporation In-situ nitride and oxynitride deposition process in the same chamber
KR100370241B1 (ko) * 2000-10-31 2003-01-30 삼성전자 주식회사 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 및 그 제조방법
KR20020044908A (ko) * 2000-12-07 2002-06-19 윤종용 반사방지막 및 자기정렬콘택 기술을 사용하는반도체소자의 제조방법 및 그에 의해 제조된 반도체소자
KR100375218B1 (ko) * 2000-12-07 2003-03-07 삼성전자주식회사 반사 방지막 및 자기정렬 콘택 기술을 사용하는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
KR20030000073A (ko) * 2001-06-22 2003-01-06 삼성전자 주식회사 반도체 롬 장치 형성 방법
KR20030027628A (ko) * 2001-09-29 2003-04-07 삼성전자주식회사 반도체소자를 위한 건식 식각방법

Also Published As

Publication number Publication date
KR20040013202A (ko) 2004-02-14

Similar Documents

Publication Publication Date Title
US11355352B2 (en) Plasma etching method and plasma etching apparatus
US7670759B2 (en) Micro pattern forming method and semiconductor device manufacturing method
US7563723B2 (en) Critical dimension control for integrated circuits
US7482279B2 (en) Method for fabricating semiconductor device using ArF photolithography capable of protecting tapered profile of hard mask
US20080233730A1 (en) Method for fabricating semiconductor device
JP2001308076A (ja) 半導体装置の製造方法
US20080160739A1 (en) Method for fabricating semiconductor device
US7608546B2 (en) Method for fabricating a semiconductor device
JP3316407B2 (ja) 半導体装置の製造方法
US7105099B2 (en) Method of reducing pattern pitch in integrated circuits
JPH1098029A (ja) 基板から有機反射防止膜をエッチングする処理法
US20020142486A1 (en) Method of fabricating semiconductor device
US6797637B2 (en) Semiconductor device fabrication method
US20040152331A1 (en) Process for etching polysilicon gates with good mask selectivity, critical dimension control, and cleanliness
US7338906B2 (en) Method for fabricating semiconductor device
KR100460068B1 (ko) 반도체소자의 금속배선 형성방법
KR100248342B1 (ko) 반도체소자의 금속 배선 형성방법
US20060257791A1 (en) Method for forming conductive line of semiconductor device
KR100495909B1 (ko) 하드마스크의 경사 프로파일을 방지할 수 있는 ＡｒＦ노광원을 이용한 반도체소자 제조 방법
KR100281866B1 (ko) 플라즈마 에칭 및 플라즈마 중합을 사용하여 집적 회로를제조함에 있어서의 임계 치수 제어 방법
KR20000030956A (ko) 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법
KR100367492B1 (ko) 반도체소자의도전배선제조방법
KR100766274B1 (ko) 금속 배선 형성 방법
JP2004158538A (ja) 半導体装置の製造方法
JP2000223476A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee