JP3316407B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3316407B2
JP3316407B2 JP04179897A JP4179897A JP3316407B2 JP 3316407 B2 JP3316407 B2 JP 3316407B2 JP 04179897 A JP04179897 A JP 04179897A JP 4179897 A JP4179897 A JP 4179897A JP 3316407 B2 JP3316407 B2 JP 3316407B2
Authority
JP
Japan
Prior art keywords
etching
chlorine
flow rate
pattern
arc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP04179897A
Other languages
English (en)
Other versions
JPH10242117A (ja
Inventor
敬行 東田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP04179897A priority Critical patent/JP3316407B2/ja
Priority to US09/028,488 priority patent/US6046114A/en
Publication of JPH10242117A publication Critical patent/JPH10242117A/ja
Application granted granted Critical
Publication of JP3316407B2 publication Critical patent/JP3316407B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するもので、さらに詳しくは有機性の反射防止
膜(ARC)のドライエッチングプロセスに関するもの
である。
【0002】
【従来の技術】近年の半導体装置の微細化は著しく、フ
ォトリソグラフィ技術で半導体基板上に微細なレジスト
パターンを形成する工程において、下地に段差や反射率
の異なる2種類以上の膜が存在するような場合、下地か
らの反射によってフォト後のパターンにくびれやその他
の不良を生じる場合がある。このような現象の対処法と
して、フォトレジストの下にARCを形成し、下地から
の反射光を適切に抑え、フォト後のパターン不良を防ぐ
方法がある。このARCはフォトレジストパターンをマ
スクとしてドライエッチングにて加工するが、従来のド
ライエッチングには問題がある。
【0003】以下に、図2を用いて、従来技術の説明を
する。
【0004】まず、シリコン基板21上に、被エッチン
グ膜22、ARC23、フォトレジストパターン24が
存在し、レジストパターン24をマスクにしてARC2
3をエッチングする場合、従来では、エッチングガスに
フッ素を含むハロゲン炭化水素(例えば、CHF3やC
4)と酸素との混合ガスでエッチングをしていた(図
2(a))。
【0005】
【発明が解決しようとする課題】しかし、上述の方法で
は、パターン側壁のデポ量のコントロールが難しい。即
ち、デポ物は主としてハロゲン炭化水素の分解によって
生成されているため、エッチシフト量のパターン疎密依
存性が大きく、配線パターンの間隔が広いほどパターン
側壁に対するハロゲン炭化水素のデポ量が多くなるの
で、通常エッチ後の疎パターン25は密パターン26に
比べて線幅が大きく太る傾向がある(図2(b))。
【0006】また、この条件はエッチングガス中にフッ
素が含まれているため、被エッチング膜22がシリコン
化合物である場合、ARCエッチのオーバーエッチ時に
被エッチング膜22が膜減りを起こし(図2(c))、
後工程のプロセス制御に不利な影響を与え、また、リワ
ークも困難になる。
【0007】即ち、ARCとをエッチングした後、レジ
ストとARCとをマスクに被エッチング膜をエッチング
するような場合、ARCエッチング時に被エッチング膜
もエッチングされているようなときに、プロセス的には
被エッチング膜の膜厚が薄くなっているため終点検出が
困難になる。また、形状的には段差の側壁にデポ物が堆
積されるので、エッチングシフトが大きくなるなどの不
具合が生じる。
【0008】また、パターンの疎密依存性を解決すべく
アルゴンとO2とをエッチングガスに用いる方法も提案
されているが、この方法はパターンの疎密依存性は少な
くなるが、パターン側壁にデポ物が堆積されないため、
疎パターン、密パターンともに線幅が大きく細るという
問題がある。
【0009】
【課題を解決するための手段】請求項1記載の本発明の
半導体装置の製造方法は、ウエハ上に形成された下地か
らの反射を防止する有機性の反射防止膜を、レジストマ
スクを用いて、ドライエッチングするを有する半導体装
置の製造方法において、ウエハ温度を、塩素ガスと被エ
ッチング材料との反応の結果生成される物質が堆積する
ような温度に保持し、塩素と酸素とからなるエッチング
ガス又は塩素と酸素とを含むエッチングガスを用いるこ
とを特徴とするものである。
【0010】また、請求項2記載の本発明の半導体装置
の製造方法は、エッチングガスの塩素と酸素との流量に
対する塩素の流量比が30%以上であることを特徴とす
る、請求項1記載の半導体装置の製造方法である。
【0011】ARCをドライエッチングする工程におい
て、ARC膜の構成元素である炭素(C)とエッチング
ガスの塩素(Cl)との反応による生成物を昇化させず
にパターン側壁にデポするために、下部電極の温度を一
定温度以下に保ち、エッチングガスに塩素と酸素、若し
くはこれらを含むガスを用いてエッチングする。
【0012】また、この場合RFバイアスパワーを低く
押えると、スパッタエッチング効果によるエッチング後
のパターン形状くずれを防ぎ、より良好なエッチング後
パターン形状が得られる。ARCの構成元素は炭素
(C)であるため、エッチングガスのうち酸素は炭素と
反応し、COとして昇化するが、塩素はウエハが一定温
度以下の低温領域ではCCl系の物質が生成され、昇化
せずデポ物となる。このことから、エッチングガス中の
塩素流量比が小さいと、パターン側壁へのデポ物が減
り、塩素流量比が大きくなるとパターン側壁へのデポ物
が増える。図3に本発明による、エッチングガスのうち
塩素の流量と酸素の流量との合計に対する塩素の流量比
(Cl2/Cl2+O2)とARCのエッチングレート、
均一性との関係を示し、図4に本発明による、エッチン
グガスのうち塩素の流量と酸素の流量との合計に対する
塩素の流量比(Cl2/Cl2+O2)とエッチングシフ
トとの関係を示す。この図において、塩素の流量比が大
きくなるにしたがって、ARCのエッチングレート及び
均一性が下がり、また、エッチングシフト及び疎密依存
性は小さくなるという傾向がある。
【0013】図5に実験でのフォト後(A.D.)線幅
と塩素流量比に対するエッチング後線幅との関係を示
す。図5から、塩素流量比が小さくなると、フォト後の
パターン疎密依存性は小さくなるが、エッチングによる
シフトが大きくなる。一方、塩素の流量比が大きくなる
と、エッチングシフト量が小さく、且つ、そのパターン
疎密依存の小さいエッチングがされていることが分か
る。
【0014】また、上述のように、ARCのエッチング
条件はRFバイアスパワーを低く抑えると良好なパター
ン形状が得られるだけでなく、下地のシリコン化合物の
エッチングが抑えられ、プロセス制御性が向上する。更
に、図6にRFパワーと下地膜及びフォトレジストのエ
ッチングレートとの関係を示す。図6により、RFパワ
ーを低くすると、下地膜のエッチングレートは下がり、
特にこの場合、60W以下では、下地エッチングレート
は10Å以下にすることができるので、エッチング後の
リワークが可能となる。
【0015】
【実施の形態】以下、一実施の形態に基づいて本発明に
ついて詳細に説明する。
【0016】図1は本発明の一実施の形態の半導体装置
の製造工程を示す図である。図1において、1はシリコ
ン基板、2はゲート酸化膜、3はロコス酸化膜、4はポ
リシリコン膜、5は炭素を主成分とした、有機性の反射
防止膜(ARC)、6はフォトレジスト、7はフォトレ
ジストパターン、8はARCパターンを示す。
【0017】以下、図1を用いて本発明の一実施の形態
の半導体装置の製造工程を説明する。
【0018】まず、シリコン基板1上にゲート酸化膜2
を100Å、ロコス酸化膜3を3000Å熱酸化法にて
形成する(図1(a))。その上に、ポリシリコン膜4
を1000ÅCVD法にて形成する(図1(b))。次
に、ポリシリコン膜4上にARC膜5をスピン塗布にて
1000Å形成する(図1(c))。続いて、ARC膜
5上にフォトレジスト6をスピン塗布する(図1
(d))。ARCとして、実施の形態では、東京応化
製の商品名「SWK」を用いた。その後、露光、現像に
よって、フォトレジストパターン7を形成する(図1
(e))。
【0019】次に、ウエハをECRエッチング装置で、
エッチングガスが酸素(O2)(流量を12sccm)
と塩素(Cl2)(流量を18sccm)との混合ガス
とし、μ波パワーが200W、RFパワーが60W、圧
力が3mtorr、ウエハ温度が、塩素ガスとARC又
はレジストの反応によって生じるCCl系の物質が昇化
せず、デポ物となるような温度、例えば、−35℃で3
0%のオーバーエッチングを行い、エッチ後ARCパタ
ーン8を得る(図1(f))。
【0020】この後、フォトレジストパターン7をマス
クに通常の条件でポリシリコン膜4をエッチングする。
この時点で、下地ポリシリコン膜4のARCオーバーエ
ッチングによる掘れはないため、この時点でパターンに
不良がある場合、ダウンフロー型レジストアッシャー装
置で、μ波が1000W、アッシングガスが酸素(流量
を5000sccm)、圧力が1.6torr、ウエハ
温度が230℃で100%のオーバーアッシングを行い
(図1(g))、フォトレジストパターン7及びARC
パターン8を除去すれば、リワーク完了となる(図1
(h))。
【0021】そこで、再度レジストパターンを形成し、
ARCをエッチングすることで、形状不良のないパター
ンを形成することができ、そのパターンをマスクにして
ポリシリコン膜4をエッチングする。
【0022】
【発明の効果】以上、詳細に説明したように、本発明を
用い、ARCのエッチングに塩素と酸素との混合ガス又
は塩素と酸素とを含む混合ガスを用い、塩素の流量を塩
素と酸素との流量の合計の30%以上とし、ウエハ温度
を極低温に保つことにより、フォトレジストパターンの
側壁に形成されるデポ物の量をパターンの疎密に拘わら
ずエッチングシフト量を同程度にコントロールできる。
【0023】また、上述のように塩素の流量比が30%
以上であれば本発明の効果が得られるが、塩素の流量比
が45%以上となると、パターンの疎密依存性はほとん
ど無くなり、エッチングシフト量もより小さくすること
ができる。
【0024】更に、RFパワーを低くし、下地選択比を
高くしプロセス制御性向上、リワーク工程の確立に寄与
することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態の半導体装置の製造工程
図である。
【図2】従来技術の半導体装置の製造工程図である。
【図3】塩素の流量/(塩素の流量+酸素の流量)とA
RCのエッチングレート及び均一性との関係を示す図で
ある。
【図4】塩素の流量/(塩素の流量+酸素の流量)とエ
ッチングシフトとの関係を示す図である。
【図5】フォト後(A.D.)線幅と、塩素の流量/
(塩素の流量+酸素の流量)に対するエッチング後線幅
の関係を示す図である。
【図6】RFパワーと下地エッチングレート及びフォト
レジストのエッチングレートとの関係を示す図である。
【符号の説明】
1 シリコン基板 2 ゲート酸化膜 3 ロコス酸化膜 4 ポリシリコン膜 5 ARC膜 6 フォトレジスト 7 フォトレジストパターン 8 ARCパターン

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 ウエハ上に形成された下地からの反射を
    防止する有機性の反射防止膜を、レジストマスクを用い
    て、ドライエッチングをする半導体装置の製造方法にお
    いて、 ウエハ温度を、塩素ガスと被エッチング材料との反応の
    結果生成される物質が堆積するような温度に保持し、塩
    素と酸素とからなるエッチングガス又は塩素と酸素とを
    含むエッチングガスを用いており、RFバイアスパワー
    を60W以下に抑えることを特徴とする、半導体装置の
    製造方法。
  2. 【請求項2】 エッチングガスの塩素と酸素との流量に
    対する塩素の流量比が30%以上であることを特徴とす
    る、請求項1記載の半導体装置の製造方法。
JP04179897A 1997-02-26 1997-02-26 半導体装置の製造方法 Expired - Fee Related JP3316407B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP04179897A JP3316407B2 (ja) 1997-02-26 1997-02-26 半導体装置の製造方法
US09/028,488 US6046114A (en) 1997-02-26 1998-02-24 Method for producing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04179897A JP3316407B2 (ja) 1997-02-26 1997-02-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH10242117A JPH10242117A (ja) 1998-09-11
JP3316407B2 true JP3316407B2 (ja) 2002-08-19

Family

ID=12618365

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04179897A Expired - Fee Related JP3316407B2 (ja) 1997-02-26 1997-02-26 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US6046114A (ja)
JP (1) JP3316407B2 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3316407B2 (ja) * 1997-02-26 2002-08-19 シャープ株式会社 半導体装置の製造方法
US6235640B1 (en) * 1998-09-01 2001-05-22 Lam Research Corporation Techniques for forming contact holes through to a silicon layer of a substrate
JP3253604B2 (ja) 1998-11-13 2002-02-04 セイコーエプソン株式会社 半導体装置の製造方法
JP2000208767A (ja) 1998-11-13 2000-07-28 Seiko Epson Corp 半導体装置の製造方法
JP2001144029A (ja) * 1998-11-13 2001-05-25 Seiko Epson Corp 半導体装置の製造方法
US6323047B1 (en) * 1999-08-03 2001-11-27 Advanced Micro Devices, Inc. Method for monitoring second gate over-etch in a semiconductor device
US6197687B1 (en) * 1999-09-13 2001-03-06 Advanced Micro Devices, Inc. Method of patterning field dielectric regions in a semiconductor device
JP4382926B2 (ja) * 1999-09-29 2009-12-16 東京エレクトロン株式会社 プラズマ処理方法
KR100358124B1 (ko) * 1999-12-30 2002-10-25 주식회사 하이닉스반도체 반도체 소자에서 유기반사방지막의 식각 선택비 개선 방법
KR100390815B1 (ko) * 2001-06-30 2003-07-12 주식회사 하이닉스반도체 게이트전극 형성 방법
US20030092281A1 (en) * 2001-11-13 2003-05-15 Chartered Semiconductors Manufactured Limited Method for organic barc and photoresist trimming process
JP2005026292A (ja) * 2003-06-30 2005-01-27 Fujitsu Ltd 半導体装置及びその製造方法、半導体製造装置
JP4727171B2 (ja) * 2003-09-29 2011-07-20 東京エレクトロン株式会社 エッチング方法
KR100745901B1 (ko) * 2005-05-19 2007-08-02 주식회사 하이닉스반도체 포토레지스트 패턴 코팅용 조성물 및 이를 이용한 미세패턴형성 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970004447B1 (ko) * 1993-09-08 1997-03-27 삼성전자 주식회사 반사방지막 제조 방법 및 이를 이용한 반도체 장치의 제조 방법
JP3438313B2 (ja) * 1994-05-12 2003-08-18 富士通株式会社 パターン形成方法
JP3316407B2 (ja) * 1997-02-26 2002-08-19 シャープ株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US6046114A (en) 2000-04-04
JPH10242117A (ja) 1998-09-11

Similar Documents

Publication Publication Date Title
US7563723B2 (en) Critical dimension control for integrated circuits
US6348405B1 (en) Interconnection forming method utilizing an inorganic antireflection layer
US7018930B2 (en) Method for fabricating semiconductor device
JP3316407B2 (ja) 半導体装置の製造方法
JPH06140396A (ja) 半導体装置とその製法
US6156629A (en) Method for patterning a polysilicon gate in deep submicron technology
JP2001308076A (ja) 半導体装置の製造方法
JP3209169B2 (ja) ゲート電極の形成方法
JP3248072B2 (ja) 酸化膜エッチング方法
JPH09237777A (ja) 上部層の一部を除去する中間層リソグラフィ法
US5332653A (en) Process for forming a conductive region without photoresist-related reflective notching damage
JPH1098029A (ja) 基板から有機反射防止膜をエッチングする処理法
US7226867B2 (en) Method of etching a metal layer using a mask, a metallization method for a semiconductor device, a method of etching a metal layer, and an etching gas
JPH1197414A (ja) 酸化シリコン系絶縁膜のプラズマエッチング方法
JP3253604B2 (ja) 半導体装置の製造方法
US20050161640A1 (en) Etching gas composition for silicon oxide and method of etching silicon oxide using the same
US6103630A (en) Adding SF6 gas to improve metal undercut for hardmask metal etching
US6017816A (en) Method of fabricating A1N anti-reflection coating on metal layer
JP3116276B2 (ja) 感光膜のエッチング方法
JP2000208767A (ja) 半導体装置の製造方法
US6743726B2 (en) Method for etching a trench through an anti-reflective coating
KR100587039B1 (ko) 반도체 장치의 콘택홀 형성방법
JPH07321091A (ja) エッチング方法及び配線形成方法
US20030064599A1 (en) Pattern forming method
KR100910865B1 (ko) 반도체소자 제조방법

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090607

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100607

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100607

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110607

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120607

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120607

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130607

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees