JP2005026292A - 半導体装置及びその製造方法、半導体製造装置 - Google Patents
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Abstract
【課題】半導体ウェーハのチップ領域内におけるレジストパターンの粗密に起因する寸法変動の発生を解消し、特性劣化を生ぜしめることなく各種パターンを所望寸法に形成することを実現する。
【解決手段】評価値として、Ｌ＆Ｓパターンにおけるエッチングシフト量をＥ、エッチシフトの疎密差（（孤立パターンにおけるエッチングシフト）−（Ｌ＆Ｓパターンにおけるエッチングシフト））をΔ、オーバーエッチング量をＯＥ、ＳＯ２／Ｏ２流量比をＳＯ２とすると、Ｅ及びΔはＯＥ及びＳＯ２の関数で表すことができる。この関数（関係式）を求める一方法として、重回帰分析法が好適である。
【選択図】 図７
【解決手段】評価値として、Ｌ＆Ｓパターンにおけるエッチングシフト量をＥ、エッチシフトの疎密差（（孤立パターンにおけるエッチングシフト）−（Ｌ＆Ｓパターンにおけるエッチングシフト））をΔ、オーバーエッチング量をＯＥ、ＳＯ２／Ｏ２流量比をＳＯ２とすると、Ｅ及びΔはＯＥ及びＳＯ２の関数で表すことができる。この関数（関係式）を求める一方法として、重回帰分析法が好適である。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
本発明は、リソグラフィーにより所望のパターンを得る半導体装置の製造方法、半導体装置、半導体製造装置、プログラム及び記憶媒体に関する。
【０００２】
【従来の技術】
従来から、半導体ウェーハ毎又は半導体ウェーハのロット毎に寸法の揃ったパターンを得るため、エッチング条件を最適化してパターン寸法を管理値内に収める手法が案出されている。この手法はＡＰＣ（Ａｄｖａｎｃｅｄ Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ）と称されている（特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−１４３９８２号公報
【０００４】
【発明が解決しようとする課題】
近時では、半導体装置の更なる微細化・高集積化が進み、ゲート電極に代表されるパターンの微細化も加速されている。それに伴い、個々のトランジスタの性能ばらつきが回路性能に大きく影響を与えるようになっている。特に性能向上のためのゲート長の微細化はトランジスタのロールオフ特性を劣化させ、わずかなゲート長の寸法変動がソース／ドレイン電流やスタンバイ時のリーク電流値を大きく変動させる。ゲート長の寸法変動は、半導体ウェーハ間やロット間のみならず、微細化が進むにつれて半導体ウェーハのチップ領域内で特に問題視され始めており、この問題の解決が急務とされる現況にある。
【０００５】
本発明は、半導体ウェーハのチップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消し、特性劣化を生ぜしめることなく各種パターンを所望寸法に形成することを実現して、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板のチップ領域内における複数の基準パターンの寸法を測定する工程と、前記寸法の測定値に基づき、前記チップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消することを見込んだエッチング条件を決定する工程と、前記エッチング条件に基づいて前記マスクパターンをエッチングする工程とを含む。
【０００７】
本発明の半導体製造装置は、半導体基板のチップ領域内における複数の基準パターンの寸法を測定する寸法測定手段と、前記寸法の測定値に基づき、前記チップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消することを見込んだエッチング条件を決定する決定手段と、前記エッチング条件に基づいて前記マスクパターンをエッチングするエッチング手段とを含む。
【０００８】
本発明の半導体装置は、上記の製造方法により製造されてなるものである。
【０００９】
本発明のプログラムは、予め複数のエッチングパラメータをマトリックスに組んでおき、複数の試験用パターンのエッチングシフト量又はエッチングシフト差を測定するステップと、複数の前記試験用パターンの前記エッチングシフト量又は前記エッチングシフト差を複数の前記エッチングパラメータの多項式でモデル化するステップと、加工対象となる半導体基板のチップ領域内における複数の基準パターンの測定寸法を用いて計算した前記エッチングシフト量又は前記エッチングシフト差を前記多項式に代入し、前記多項式を前記各エッチングパラメータについて解き、これらの解からなるエッチング条件を得るステップとをコンピュータに実行させるためのものである。
【００１０】
本発明の記憶媒体は、上記のプログラムを記憶したコンピュータ読み取り可能なものである。
【００１１】
【発明の実施の形態】
−本発明の基本骨子−
図１は、半導体ウェーハにおけるチップ内の疎密差の半導体ウェーハ間及びロット間の変動を示す特性図である。
チップ内の寸法ばらつきの原因は、リソグラフィー工程における近接効果補正残渣等のシステマティックなばらつきの他、図１から判るように、半導体ウェーハ単位、ロット単位における例えば露光装置のフォーカスずれによる疎密差のランダムな乖離が大きな影響を与えている。このフォーカスずれによる疎密差の発生原因を調べたところ、図２に示すように、露光におけるフォーカスマージンがＬ＆Ｓ（Ｌｉｎｅ ＆ Ｓｐａｃｅ）パターン（密なパターン）に比べて孤立パターン（疎なパターン）のそれが小さいために起こる可能性が高い。
【００１２】
本発明者は、半導体ウェーハのチップ単位に着目し、当該チップ内におけるパターンの疎密差に起因して発生するパターンの寸法変動を解消すべく、ＡＰＣの技術思想をチップ単位に適用する。即ち、半導体基板のチップ領域内における複数の基準パターンの寸法を測定し、寸法変動の発生を解消することを見込んだエッチング条件を決定して、このエッチング条件に基づいてマスクパターンをエッチング（トリミング）することを案出した。即ち、具体的な一例としては、図３に示すように、半導体基板のチップ領域内において、エッチング前にレジスト寸法を測長ＳＥＭで測定し、その値をもとに、エッチング装置のエッチング条件を変えて（フィードフォーワード）エッチングを行うことにより、所望の寸法のゲートパターンを得る。
【００１３】
このエッチング条件中の装置制御パラメータ（エッチングパラメータ）の数は、基準パターンの種類数以上の数であり、予め作成したエッチングパラメータの相関関係（例えば、基準パターンの評価値をエッチングパラメータで表した関係式）に従って算出されるものである。エッチングパラメータとしては、オーバーエッチング量及びエッチングガスの流量比がある。更にエッチング精度を向上させるため、実効フォーカス量をエッチングパラメータとして加えても好適である。
【００１４】
−本発明を適用した具体的な実施形態−
図４は、微細ゲート加工プロセスを工程順に示す概略断面図である。
先ず、図４（ａ）に示すように、半導体ウェーハ１上にゲート絶縁膜２を形成した後、多結晶シリコン膜３を堆積する。そして、多結晶シリコン膜３上に反射防止膜４を解してフォトレジストを塗付し、これをフォトリソグラフィー（例えばＡｒＦレーザ光による露光及び現像等）により電極形状に加工し、レジストマスク５を形成する。
【００１５】
続いて、図４（ｂ）に示すように、レジストマスク５のレジストパターン６をトリミング、ここでは等方性ドライエッチングにより細らせる。これにより、フォトリソグラフィーの解像限界以下の寸法とされた微細なレジストパターン６を有するレジストマスク５が完成する。
【００１６】
続いて、図４（ｃ）に示すように、レジストマスク５を用いて反射防止膜４及び多結晶シリコン膜３を異方性ドライエッチングし、レジストパターン６の形状に倣ったゲート電極７をパターン形成する。そして、灰化処理等によりレジストマスク５を除去し、反射防止膜４をウェットエッチング等により除去する。
【００１７】
しかる後、ソース／ドレイン、層間絶縁膜及び各種配線層等の形成を経て、半導体装置、例えばＭＯＳトランジスタ等を完成させる。
【００１８】
本実施形態では、図４（ｂ）のトリミングステップにおいて、予め基準パターンを用いて得られたエッチング条件に基づいてエッチング条件を適正化することにより、エッチングシフト量やチップ内におけるパターンの疎密に起因する寸法変動を制御する。
【００１９】
図５及び図６は、トリミングステップにおけるエッチングパラメータのうち、オーバーエッチング量（ＯＥ）とエッチングガスの流量比（Ｏ２ガス流量に対するＳＯ２ガス流量の比）を変えた時の、Ｌ＆Ｓパターンのエッチシフト量（図５）とエッチシフトの疎密差（（孤立パターンにおけるエッチシフト量）−（Ｌ＆Ｓパターンにおけるエッチシフト量））（図６）を示す特性図である。これらの結果から、オーバーエッチング量とＳＯ２／Ｏ２流量比とを適当に選べば、疎密差を解消しながらＬ＆Ｓパターンのエッチングシフト量を自在に制御できることが判る。
【００２０】
図５及び図６の結果を基に、評価値として、Ｌ＆Ｓパターンにおけるエッチングシフト量をＥ、エッチシフトの疎密差（（孤立パターンにおけるエッチングシフト）−（Ｌ＆Ｓパターンにおけるエッチングシフト））をΔ、オーバーエッチング量をＯＥ、ＳＯ２／Ｏ２流量比をＳＯ２とすると、Ｅ及びΔはＯＥ及びＳＯ２の関数で表すことができる。例えば１次式で近似すると、図７のような数式で表すことができる。当該式中で各定数の決め方としては、線形多項式の係数を最小二乗法で決めることもできるし、係数の有意性を吟味した重回帰分析法を使って決めることも可能である。
【００２１】
この２元連立方程式をＯＥ及びＳＯ２について解くことができ、所望のエッチングシフト量と疎密差解消量を入力することにより、最適なオーバーエッチング量とＳＯ２／Ｏ２流量比とを求めることができる（図８）。
【００２２】
本実施形態による半導体製造装置は、図９に示すように、半導体ウェーハのチップ領域内における複数の基準パターンの寸法を測定する寸法測定手段１１と、寸法の測定値に基づき、チップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消することを見込んだエッチング条件を決定する決定手段１２と、決定されたエッチング条件に基づいてマスクパターンをエッチング（トリミング）するエッチング手段１３とを備えて構成される。寸法測定手段１１としては光散乱による測定装置やＣＤ−ＳＥＭ、走査電子顕微鏡が、エッチング手段１３としては等方性ドライエッチング装置を用いることが好適である。
【００２３】
上記のトリミングを実行するにおいて、エッチングレシピを作成し、これを用いてエッチングするプロセスフローを図１０及び図１１に示す。
先ず、図１０に示すように、エッチングレシピを作成して準備しておく。
予め、例えば露光装置の露光量及びフォーカス値をマトリックスに組むとともに、複数のエッチングパラメータ（ここでは、オーバーエッチング量であるＯＥ及びエッチングガスの流量比であるＳＯ２／Ｏ２）をマトリックスに組んでおき、チップ領域に設けられた試験用パターンの評価値、ここではエッチングシフト量及び疎密差を解消するための値（ここではエッチングシフトの疎密差）を測定する（ステップＳ１１）。試験用パターンによる実験テーブルの一例を図１２に示す。
【００２４】
続いて、複数の試験用パターンのエッチングシフト量又は前記エッチングシフト差を複数のエッチングパラメータの多項式でモデル化する（ステップＳ１２）。
【００２５】
続いて、この多項式をエッチングパラメータについて解き、必要なエッチングシフト量及びエッチングシフトの疎密差を解消するエッチングパラメータを算出する演算式を作成する（ステップＳ１３）。即ちこのとき、図７に例示するように、エッチングシフト量Ｅ及びエッチングシフトの疎密差ΔをエッチングパラメータであるＯＥ及びＳＯ２／Ｏ２の関数で表す際の係数が決定される。
【００２６】
そして、予め一定のエッチングシフト量及びエッチングシフトの疎密差を評価値とする複数のエッチングレシピからなるレシピセットを登録する（ステップＳ１４）。
【００２７】
次に、図１１に示すように、上述のトリミングを行う。
先ず、加工対象となる半導体基板のチップ領域内における複数の基準パターン（モニターパターン）の寸法を測長ＳＥＭ等を用いて測定する（ステップＳ１）。
【００２８】
続いて、管理値（狙い値）とチップ領域内におけるパターンの疎密差から、必要なエッチングシフト量及びエッチングシフトの疎密差を計算する（ステップＳ２）。
【００２９】
続いて、計算されたエッチングシフト量又はエッチングシフト差をステップＳ１３で作成した演算式に代入し、この演算式を各エッチングパラメータについて解く（ステップＳ３）。
【００３０】
続いて、図１３に示すように、ステップＳ１１〜Ｓ１４で予め用意したレシピセットの中から必要なエッチングパラメータに最も近いレシピ、即ち最適レシピを選択する（ステップＳ４）。
【００３１】
そして、この最適レシピに従ってエッチング手段１３のエッチング条件を設定し、等方性ドライエッチングによりレジストパターンをトリミングする（ステップＳ５）。これにより、チップ領域内でパターン疎密差の影響を受けることなく所望寸法のパターンを形成するためのレジストマスクが完成する。
【００３２】
例えば、現実のプロセスにおいて、チップ領域内における基準パターンをＬ＆Ｓパターン及び孤立パターンの２種とし、フォトリソグラフィー工程後のＬ＆Ｓパターンにおけるレジスト寸法が８０ｎｍ、孤立パターンのレジスト寸法が８２ｎｍ、管理寸法（狙い寸法）が４５ｎｍであったとする。この場合、必要なエッチングシフト量は３５ｎｍ、疎密解消量は２ｎｍとなるため、図７の関係式に基づいて最適なオーバーエッチング量とＳＯ２／Ｏ２流量比とを求めると、オーバーエッチング量は２９．７％、ＳＯ２／Ｏ２流量比は２４％と決めることができる。この最適レシピに従ってトリミングを行うことにより、エッチング後のゲート電極の幅（ゲート長）は、Ｌ＆Ｓパターン及び孤立パターンともに、狙い寸法（管理寸法）の４５ｎｍに加工されることになる。
【００３３】
ここで、例えば疎密差の原因の一つとなる光露光工程における実効フォーカス量をモニターし、図７における重回帰式の中に実効フォーカス量を加えてモデル化すると更にモデルの精度を高めることができる。
【００３４】
レジストパターンの寸法は光露光工程における実効フォーカス量と実効露光量とが決まると一意に決定されるため、評価値として、Ｅ及びΔの替わりに実行フォーカス量及び実露光量を使うことも可能である。また、光散乱法により、レジストパターンの形状情報（例えば、傾斜角度、高さ、トップ寸法、ミドル寸法、ボトム寸法など）を用いることもできる。
【００３５】
（変形例）
ここで、本実施形態の変形例について説明する。
本例では、上述したレジストパターンのトリミングを以下のように実行する。
先ず、図１４に示すように、図１０のステップＳ１１〜Ｓ１３と同様のプロセスを経て前記演算式を作成する。
【００３６】
次に、図１５に示すように、上述のトリミングを行う。
先ず、本実施形態と同様に、図１１のステップＳ１〜Ｓ３を経て、上述の演算式から各エッチングパラメータの値を得る。
【００３７】
続いて、図１６に示すように、必要なエッチングパラメータの値を可変パラメータレシピにセットする（ステップＳ６）。即ちこの場合、１つのエッチングレシピ中のエッチングパラメータを外部から制御できる構成とされる。
【００３８】
そして、上述の演算式から得られた各エッチングパラメータの値をエッチング条件として設定し、等方性ドライエッチングによりレジストパターンをトリミングする（ステップＳ５）。これにより、チップ領域内でパターン疎密差の影響を受けることなく所望寸法のパターンを形成するためのレジストマスクが完成する。
【００３９】
上述した実施形態及び変形例による半導体製造装置及び製造方法を構成する各装置及び各ステップ（例えば、図１０のステップＳ１１〜Ｓ１４、図１１のＳ１〜Ｓ５、図１４のステップＳ１１〜Ｓ１３、図１５のＳ１〜Ｓ６，Ｓ５を含む。）は、コンピュータのＲＡＭやＲＯＭなどに記憶されたプログラムが動作することによって実現できる。このプログラム及び当該プログラムを記録したコンピュータ読み取り可能な記憶媒体は本発明に含まれる。
【００４０】
具体的に、前記プログラムは、例えばＣＤ−ＲＯＭのような記録媒体に記録し、或いは各種伝送媒体を介し、コンピュータに提供される。前記プログラムを記録する記録媒体としては、ＣＤ−ＲＯＭ以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。他方、前記プログラムの伝送媒体としては、プログラム情報を搬送波として伝搬させて供給するためのコンピュータネットワーク（ＬＡＮ、インターネットの等のＷＡＮ、無線通信ネットワーク等）システムにおける通信媒体（光ファイバ等の有線回線や無線回線等）を用いることができる。
【００４１】
また、コンピュータが供給されたプログラムを実行することにより上述の実施形態の機能が実現されるだけでなく、そのプログラムがコンピュータにおいて稼働しているＯＳ（オペレーティングシステム）或いは他のアプリケーションソフト等と共同して上述の実施形態の機能が実現される場合や、供給されたプログラムの処理の全て或いは一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて上述の実施形態の機能が実現される場合も、かかるプログラムは本発明に含まれる。
【００４２】
例えば、図１７は、パーソナルユーザ端末装置の内部構成を示す模式図である。この図１７において、１２００はコンピュータＰＣである。ＰＣ１２００は、ＣＰＵ１２０１を備え、ＲＯＭ１２０２又はハードディスク（ＨＤ）１２１１に記憶された、或いはフレキシブルディスクドライブ（ＦＤ）１２１２より供給されるデバイス制御ソフトウェアを実行し、システムバス１２０４に接続される各デバイスを総括的に制御する。
【００４３】
以上説明したように、本実施形態によれば、半導体ウェーハのチップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消し、特性劣化を生ぜしめることなく各種パターンを所望寸法に形成することが実現する。
【００４４】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４５】
（付記１）半導体基板のチップ領域内における複数の基準パターンの寸法を測定する工程と、
前記寸法の測定値に基づき、前記チップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消することを見込んだエッチング条件を決定する工程と、
前記エッチング条件に基づいて前記マスクパターンをエッチングする工程と
を含むことを特徴とする半導体装置の製造方法。
【００４６】
（付記２）前記エッチング条件は、予め作成したエッチングパラメータの相関関係に従って算出されるとともに、
前記エッチングパラメータの数は、前記基準パターンの種類数以上であることを特徴とする付記１に記載の半導体装置の製造方法。
【００４７】
（付記３）前記エッチングパラメータは、オーバーエッチング量及びエッチングガスの流量比であることを特徴とする付記２に記載の半導体装置の製造方法。
【００４８】
（付記４）前記エッチングパラメータは、オーバーエッチング量、エッチングガスの流量比及び実効フォーカス量であることを特徴とする付記２に記載の半導体装置の製造方法。
【００４９】
（付記５）前記相関関係は、前記基準パターンの評価値を前記エッチングパラメータで表した関係式であることを特徴とする付記２〜４のいずれか１項に記載の半導体装置の製造方法。
【００５０】
（付記６）前記評価値は、パターン密度が疎の領域における前記基準パターンの寸法測定値とパターン密度が密の領域における前記基準パターンの寸法測定値との差分量、及び前記寸法測定値と目的とする管理値との差分であるエッチングシフト量であることを特徴とする付記５に記載の半導体装置の製造方法。
【００５１】
（付記７）前記基準パターンの前記寸法は光散乱法により測定されることを特徴とする付記１〜６のいずれか１項に記載の半導体装置の製造方法。
【００５２】
（付記８）前記評価値は、前記基準パターンの実効フォーカス量及び実露光量であることを特徴とする付記５に記載の半導体装置の製造方法。
【００５３】
（付記９）付記１〜８のいずれか１項に記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
【００５４】
（付記１０）半導体基板のチップ領域内における複数の基準パターンの寸法を測定する寸法測定手段と、
前記寸法の測定値に基づき、前記チップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消することを見込んだエッチング条件を決定する決定手段と、
前記エッチング条件に基づいて前記マスクパターンをエッチングするエッチング手段と
を含むことを特徴とする半導体製造装置。
【００５５】
（付記１１）前記エッチング条件は、予め作成したエッチングパラメータの相関関係に従って算出されることを特徴とする付記１０に記載の半導体製造装置。
【００５６】
（付記１２）前記エッチングパラメータの数は、前記基準パターンの種類数以上であることを特徴とする付記１１に記載の半導体製造装置。
【００５７】
（付記１３）前記エッチングパラメータは、オーバーエッチング量及びエッチングガスの流量比であることを特徴とする付記１１又は１２に記載の半導体製造装置。
【００５８】
（付記１４）前記エッチングパラメータは、オーバーエッチング量、エッチングガスの流量比及びフォーカス量であることを特徴とする付記１１又は１２に記載の半導体製造装置。
【００５９】
（付記１５）前記相関関係は、前記基準パターンの評価値を前記エッチングパラメータで表した関係式であることを特徴とする付記１１〜１４のいずれか１項に記載の半導体製造装置。
【００６０】
（付記１６）前記評価値は、パターン密度が疎の領域における前記基準パターンの寸法測定値とパターン密度が密の領域における前記基準パターンの寸法測定値との差分量、及び前記寸法測定値と目的とする管理値との差分であるエッチングシフト量であることを特徴とする付記１５に記載の半導体製造装置。
【００６１】
（付記１７）前記基準パターンの前記寸法は光散乱法により測定されることを特徴とする付記１０〜１６のいずれか１項に記載の半導体製造装置。
【００６２】
（付記１８）前記評価値は、前記基準パターンのフォーカス量及び露光量であることを特徴とする付記１５に記載の半導体製造装置。
【００６３】
（付記１９）予め複数のエッチングパラメータをマトリックスに組んでおき、複数の試験用パターンのエッチングシフト量又はエッチングシフト差を測定するステップと、
複数の前記試験用パターンの前記エッチングシフト量又は前記エッチングシフト差を複数の前記エッチングパラメータの多項式でモデル化するステップと、
加工対象となる半導体基板のチップ領域内における複数の基準パターンの測定寸法を用いて計算した前記エッチングシフト量又は前記エッチングシフト差を前記多項式に代入し、前記多項式を前記各エッチングパラメータについて解き、これらの解からなるエッチング条件を得るステップと
をコンピュータに実行させるためのプログラム。
【００６４】
（付記２０）予め複数のエッチングパラメータをマトリックスに組んでおき、複数の試験用パターンのエッチングシフト量又はエッチングシフト差を測定するステップと、
複数の前記試験用パターンの前記エッチングシフト量又は前記エッチングシフト差を複数の前記エッチングパラメータの多項式でモデル化するステップと、
加工対象となる半導体基板のチップ領域内における複数の基準パターンの測定寸法を用いて計算した前記エッチングシフト量又は前記エッチングシフト差を前記多項式に代入し、前記多項式を前記各エッチングパラメータについて解き、これらの解からなるエッチング条件を得るステップと
をコンピュータに実行させるためのプログラムを記憶したコンピュータ読み取り可能な記憶媒体。
【００６５】
【発明の効果】
本発明によれば、半導体ウェーハのチップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消し、特性劣化を生ぜしめることなく各種パターンを所望寸法に形成することが実現する。
【図面の簡単な説明】
【図１】半導体ウェーハにおけるチップ内の疎密差の半導体ウェーハ間及びロット間の変動を示す特性図である。
【図２】露光装置のフォーカスずれによる疎密差の発生原因を調べるための特性図である。
【図３】本発明に用いるＡＰＣの一例を示す模式図である。
【図４】微細ゲート加工プロセスを工程順に示す概略断面図である。
【図５】トリミングステップにおけるエッチングパラメータのうち、オーバーエッチング量とエッチングガスの流量比を変えた時の、Ｌ＆Ｓパターンのエッチシフト量を示す特性図である。
【図６】トリミングステップにおけるエッチングパラメータのうち、オーバーエッチング量とエッチングガスの流量比を変えた時の、エッチシフトの疎密差を示す特性図である。
【図７】評価値であるＥ及びΔをエッチングパラメータであるＯＥ及びＳＯ２で表した関係式、及びこの関係式をＯＥ及びＳＯ２について解いた関係式を示す説明図である。
【図８】最適なオーバーエッチング量とＳＯ２／Ｏ２流量比とを求めるための特性図である。
【図９】本実施形態による半導体製造装置の概略構成を示す模式図である。
【図１０】本実施形態において、エッチングレシピを作成するプロセスフロー図である。
【図１１】本実施形態において、エッチングレシピを用いてエッチングするプロセスフロー図である。
【図１２】試験用パターンによる実験テーブルの一例を示す図である。
【図１３】本実施形態において、レシピセットの中から最適レシピを選択することを説明するための模式図である。
【図１４】本変形例において、エッチングレシピを作成するプロセスフロー図である。
【図１５】本変形例において、エッチングレシピを用いてエッチングするプロセスフロー図である。
【図１６】本変形例において、エッチングパラメータを可変パラメータレシピに入力することを説明するための模式図である。
【図１７】パーソナルユーザ端末装置の内部構成を示す模式図である。
【符号の説明】
１ 半導体ウェーハ
２ ゲート絶縁膜
３ 多結晶シリコン膜
４ 反射防止膜
５ レジストマスク
６ レジストパターン
１１ 寸法測定手段
１２ 決定手段
１３ エッチング手段
【発明の属する技術分野】
本発明は、リソグラフィーにより所望のパターンを得る半導体装置の製造方法、半導体装置、半導体製造装置、プログラム及び記憶媒体に関する。
【０００２】
【従来の技術】
従来から、半導体ウェーハ毎又は半導体ウェーハのロット毎に寸法の揃ったパターンを得るため、エッチング条件を最適化してパターン寸法を管理値内に収める手法が案出されている。この手法はＡＰＣ（Ａｄｖａｎｃｅｄ Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ）と称されている（特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−１４３９８２号公報
【０００４】
【発明が解決しようとする課題】
近時では、半導体装置の更なる微細化・高集積化が進み、ゲート電極に代表されるパターンの微細化も加速されている。それに伴い、個々のトランジスタの性能ばらつきが回路性能に大きく影響を与えるようになっている。特に性能向上のためのゲート長の微細化はトランジスタのロールオフ特性を劣化させ、わずかなゲート長の寸法変動がソース／ドレイン電流やスタンバイ時のリーク電流値を大きく変動させる。ゲート長の寸法変動は、半導体ウェーハ間やロット間のみならず、微細化が進むにつれて半導体ウェーハのチップ領域内で特に問題視され始めており、この問題の解決が急務とされる現況にある。
【０００５】
本発明は、半導体ウェーハのチップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消し、特性劣化を生ぜしめることなく各種パターンを所望寸法に形成することを実現して、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板のチップ領域内における複数の基準パターンの寸法を測定する工程と、前記寸法の測定値に基づき、前記チップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消することを見込んだエッチング条件を決定する工程と、前記エッチング条件に基づいて前記マスクパターンをエッチングする工程とを含む。
【０００７】
本発明の半導体製造装置は、半導体基板のチップ領域内における複数の基準パターンの寸法を測定する寸法測定手段と、前記寸法の測定値に基づき、前記チップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消することを見込んだエッチング条件を決定する決定手段と、前記エッチング条件に基づいて前記マスクパターンをエッチングするエッチング手段とを含む。
【０００８】
本発明の半導体装置は、上記の製造方法により製造されてなるものである。
【０００９】
本発明のプログラムは、予め複数のエッチングパラメータをマトリックスに組んでおき、複数の試験用パターンのエッチングシフト量又はエッチングシフト差を測定するステップと、複数の前記試験用パターンの前記エッチングシフト量又は前記エッチングシフト差を複数の前記エッチングパラメータの多項式でモデル化するステップと、加工対象となる半導体基板のチップ領域内における複数の基準パターンの測定寸法を用いて計算した前記エッチングシフト量又は前記エッチングシフト差を前記多項式に代入し、前記多項式を前記各エッチングパラメータについて解き、これらの解からなるエッチング条件を得るステップとをコンピュータに実行させるためのものである。
【００１０】
本発明の記憶媒体は、上記のプログラムを記憶したコンピュータ読み取り可能なものである。
【００１１】
【発明の実施の形態】
−本発明の基本骨子−
図１は、半導体ウェーハにおけるチップ内の疎密差の半導体ウェーハ間及びロット間の変動を示す特性図である。
チップ内の寸法ばらつきの原因は、リソグラフィー工程における近接効果補正残渣等のシステマティックなばらつきの他、図１から判るように、半導体ウェーハ単位、ロット単位における例えば露光装置のフォーカスずれによる疎密差のランダムな乖離が大きな影響を与えている。このフォーカスずれによる疎密差の発生原因を調べたところ、図２に示すように、露光におけるフォーカスマージンがＬ＆Ｓ（Ｌｉｎｅ ＆ Ｓｐａｃｅ）パターン（密なパターン）に比べて孤立パターン（疎なパターン）のそれが小さいために起こる可能性が高い。
【００１２】
本発明者は、半導体ウェーハのチップ単位に着目し、当該チップ内におけるパターンの疎密差に起因して発生するパターンの寸法変動を解消すべく、ＡＰＣの技術思想をチップ単位に適用する。即ち、半導体基板のチップ領域内における複数の基準パターンの寸法を測定し、寸法変動の発生を解消することを見込んだエッチング条件を決定して、このエッチング条件に基づいてマスクパターンをエッチング（トリミング）することを案出した。即ち、具体的な一例としては、図３に示すように、半導体基板のチップ領域内において、エッチング前にレジスト寸法を測長ＳＥＭで測定し、その値をもとに、エッチング装置のエッチング条件を変えて（フィードフォーワード）エッチングを行うことにより、所望の寸法のゲートパターンを得る。
【００１３】
このエッチング条件中の装置制御パラメータ（エッチングパラメータ）の数は、基準パターンの種類数以上の数であり、予め作成したエッチングパラメータの相関関係（例えば、基準パターンの評価値をエッチングパラメータで表した関係式）に従って算出されるものである。エッチングパラメータとしては、オーバーエッチング量及びエッチングガスの流量比がある。更にエッチング精度を向上させるため、実効フォーカス量をエッチングパラメータとして加えても好適である。
【００１４】
−本発明を適用した具体的な実施形態−
図４は、微細ゲート加工プロセスを工程順に示す概略断面図である。
先ず、図４（ａ）に示すように、半導体ウェーハ１上にゲート絶縁膜２を形成した後、多結晶シリコン膜３を堆積する。そして、多結晶シリコン膜３上に反射防止膜４を解してフォトレジストを塗付し、これをフォトリソグラフィー（例えばＡｒＦレーザ光による露光及び現像等）により電極形状に加工し、レジストマスク５を形成する。
【００１５】
続いて、図４（ｂ）に示すように、レジストマスク５のレジストパターン６をトリミング、ここでは等方性ドライエッチングにより細らせる。これにより、フォトリソグラフィーの解像限界以下の寸法とされた微細なレジストパターン６を有するレジストマスク５が完成する。
【００１６】
続いて、図４（ｃ）に示すように、レジストマスク５を用いて反射防止膜４及び多結晶シリコン膜３を異方性ドライエッチングし、レジストパターン６の形状に倣ったゲート電極７をパターン形成する。そして、灰化処理等によりレジストマスク５を除去し、反射防止膜４をウェットエッチング等により除去する。
【００１７】
しかる後、ソース／ドレイン、層間絶縁膜及び各種配線層等の形成を経て、半導体装置、例えばＭＯＳトランジスタ等を完成させる。
【００１８】
本実施形態では、図４（ｂ）のトリミングステップにおいて、予め基準パターンを用いて得られたエッチング条件に基づいてエッチング条件を適正化することにより、エッチングシフト量やチップ内におけるパターンの疎密に起因する寸法変動を制御する。
【００１９】
図５及び図６は、トリミングステップにおけるエッチングパラメータのうち、オーバーエッチング量（ＯＥ）とエッチングガスの流量比（Ｏ２ガス流量に対するＳＯ２ガス流量の比）を変えた時の、Ｌ＆Ｓパターンのエッチシフト量（図５）とエッチシフトの疎密差（（孤立パターンにおけるエッチシフト量）−（Ｌ＆Ｓパターンにおけるエッチシフト量））（図６）を示す特性図である。これらの結果から、オーバーエッチング量とＳＯ２／Ｏ２流量比とを適当に選べば、疎密差を解消しながらＬ＆Ｓパターンのエッチングシフト量を自在に制御できることが判る。
【００２０】
図５及び図６の結果を基に、評価値として、Ｌ＆Ｓパターンにおけるエッチングシフト量をＥ、エッチシフトの疎密差（（孤立パターンにおけるエッチングシフト）−（Ｌ＆Ｓパターンにおけるエッチングシフト））をΔ、オーバーエッチング量をＯＥ、ＳＯ２／Ｏ２流量比をＳＯ２とすると、Ｅ及びΔはＯＥ及びＳＯ２の関数で表すことができる。例えば１次式で近似すると、図７のような数式で表すことができる。当該式中で各定数の決め方としては、線形多項式の係数を最小二乗法で決めることもできるし、係数の有意性を吟味した重回帰分析法を使って決めることも可能である。
【００２１】
この２元連立方程式をＯＥ及びＳＯ２について解くことができ、所望のエッチングシフト量と疎密差解消量を入力することにより、最適なオーバーエッチング量とＳＯ２／Ｏ２流量比とを求めることができる（図８）。
【００２２】
本実施形態による半導体製造装置は、図９に示すように、半導体ウェーハのチップ領域内における複数の基準パターンの寸法を測定する寸法測定手段１１と、寸法の測定値に基づき、チップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消することを見込んだエッチング条件を決定する決定手段１２と、決定されたエッチング条件に基づいてマスクパターンをエッチング（トリミング）するエッチング手段１３とを備えて構成される。寸法測定手段１１としては光散乱による測定装置やＣＤ−ＳＥＭ、走査電子顕微鏡が、エッチング手段１３としては等方性ドライエッチング装置を用いることが好適である。
【００２３】
上記のトリミングを実行するにおいて、エッチングレシピを作成し、これを用いてエッチングするプロセスフローを図１０及び図１１に示す。
先ず、図１０に示すように、エッチングレシピを作成して準備しておく。
予め、例えば露光装置の露光量及びフォーカス値をマトリックスに組むとともに、複数のエッチングパラメータ（ここでは、オーバーエッチング量であるＯＥ及びエッチングガスの流量比であるＳＯ２／Ｏ２）をマトリックスに組んでおき、チップ領域に設けられた試験用パターンの評価値、ここではエッチングシフト量及び疎密差を解消するための値（ここではエッチングシフトの疎密差）を測定する（ステップＳ１１）。試験用パターンによる実験テーブルの一例を図１２に示す。
【００２４】
続いて、複数の試験用パターンのエッチングシフト量又は前記エッチングシフト差を複数のエッチングパラメータの多項式でモデル化する（ステップＳ１２）。
【００２５】
続いて、この多項式をエッチングパラメータについて解き、必要なエッチングシフト量及びエッチングシフトの疎密差を解消するエッチングパラメータを算出する演算式を作成する（ステップＳ１３）。即ちこのとき、図７に例示するように、エッチングシフト量Ｅ及びエッチングシフトの疎密差ΔをエッチングパラメータであるＯＥ及びＳＯ２／Ｏ２の関数で表す際の係数が決定される。
【００２６】
そして、予め一定のエッチングシフト量及びエッチングシフトの疎密差を評価値とする複数のエッチングレシピからなるレシピセットを登録する（ステップＳ１４）。
【００２７】
次に、図１１に示すように、上述のトリミングを行う。
先ず、加工対象となる半導体基板のチップ領域内における複数の基準パターン（モニターパターン）の寸法を測長ＳＥＭ等を用いて測定する（ステップＳ１）。
【００２８】
続いて、管理値（狙い値）とチップ領域内におけるパターンの疎密差から、必要なエッチングシフト量及びエッチングシフトの疎密差を計算する（ステップＳ２）。
【００２９】
続いて、計算されたエッチングシフト量又はエッチングシフト差をステップＳ１３で作成した演算式に代入し、この演算式を各エッチングパラメータについて解く（ステップＳ３）。
【００３０】
続いて、図１３に示すように、ステップＳ１１〜Ｓ１４で予め用意したレシピセットの中から必要なエッチングパラメータに最も近いレシピ、即ち最適レシピを選択する（ステップＳ４）。
【００３１】
そして、この最適レシピに従ってエッチング手段１３のエッチング条件を設定し、等方性ドライエッチングによりレジストパターンをトリミングする（ステップＳ５）。これにより、チップ領域内でパターン疎密差の影響を受けることなく所望寸法のパターンを形成するためのレジストマスクが完成する。
【００３２】
例えば、現実のプロセスにおいて、チップ領域内における基準パターンをＬ＆Ｓパターン及び孤立パターンの２種とし、フォトリソグラフィー工程後のＬ＆Ｓパターンにおけるレジスト寸法が８０ｎｍ、孤立パターンのレジスト寸法が８２ｎｍ、管理寸法（狙い寸法）が４５ｎｍであったとする。この場合、必要なエッチングシフト量は３５ｎｍ、疎密解消量は２ｎｍとなるため、図７の関係式に基づいて最適なオーバーエッチング量とＳＯ２／Ｏ２流量比とを求めると、オーバーエッチング量は２９．７％、ＳＯ２／Ｏ２流量比は２４％と決めることができる。この最適レシピに従ってトリミングを行うことにより、エッチング後のゲート電極の幅（ゲート長）は、Ｌ＆Ｓパターン及び孤立パターンともに、狙い寸法（管理寸法）の４５ｎｍに加工されることになる。
【００３３】
ここで、例えば疎密差の原因の一つとなる光露光工程における実効フォーカス量をモニターし、図７における重回帰式の中に実効フォーカス量を加えてモデル化すると更にモデルの精度を高めることができる。
【００３４】
レジストパターンの寸法は光露光工程における実効フォーカス量と実効露光量とが決まると一意に決定されるため、評価値として、Ｅ及びΔの替わりに実行フォーカス量及び実露光量を使うことも可能である。また、光散乱法により、レジストパターンの形状情報（例えば、傾斜角度、高さ、トップ寸法、ミドル寸法、ボトム寸法など）を用いることもできる。
【００３５】
（変形例）
ここで、本実施形態の変形例について説明する。
本例では、上述したレジストパターンのトリミングを以下のように実行する。
先ず、図１４に示すように、図１０のステップＳ１１〜Ｓ１３と同様のプロセスを経て前記演算式を作成する。
【００３６】
次に、図１５に示すように、上述のトリミングを行う。
先ず、本実施形態と同様に、図１１のステップＳ１〜Ｓ３を経て、上述の演算式から各エッチングパラメータの値を得る。
【００３７】
続いて、図１６に示すように、必要なエッチングパラメータの値を可変パラメータレシピにセットする（ステップＳ６）。即ちこの場合、１つのエッチングレシピ中のエッチングパラメータを外部から制御できる構成とされる。
【００３８】
そして、上述の演算式から得られた各エッチングパラメータの値をエッチング条件として設定し、等方性ドライエッチングによりレジストパターンをトリミングする（ステップＳ５）。これにより、チップ領域内でパターン疎密差の影響を受けることなく所望寸法のパターンを形成するためのレジストマスクが完成する。
【００３９】
上述した実施形態及び変形例による半導体製造装置及び製造方法を構成する各装置及び各ステップ（例えば、図１０のステップＳ１１〜Ｓ１４、図１１のＳ１〜Ｓ５、図１４のステップＳ１１〜Ｓ１３、図１５のＳ１〜Ｓ６，Ｓ５を含む。）は、コンピュータのＲＡＭやＲＯＭなどに記憶されたプログラムが動作することによって実現できる。このプログラム及び当該プログラムを記録したコンピュータ読み取り可能な記憶媒体は本発明に含まれる。
【００４０】
具体的に、前記プログラムは、例えばＣＤ−ＲＯＭのような記録媒体に記録し、或いは各種伝送媒体を介し、コンピュータに提供される。前記プログラムを記録する記録媒体としては、ＣＤ−ＲＯＭ以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。他方、前記プログラムの伝送媒体としては、プログラム情報を搬送波として伝搬させて供給するためのコンピュータネットワーク（ＬＡＮ、インターネットの等のＷＡＮ、無線通信ネットワーク等）システムにおける通信媒体（光ファイバ等の有線回線や無線回線等）を用いることができる。
【００４１】
また、コンピュータが供給されたプログラムを実行することにより上述の実施形態の機能が実現されるだけでなく、そのプログラムがコンピュータにおいて稼働しているＯＳ（オペレーティングシステム）或いは他のアプリケーションソフト等と共同して上述の実施形態の機能が実現される場合や、供給されたプログラムの処理の全て或いは一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて上述の実施形態の機能が実現される場合も、かかるプログラムは本発明に含まれる。
【００４２】
例えば、図１７は、パーソナルユーザ端末装置の内部構成を示す模式図である。この図１７において、１２００はコンピュータＰＣである。ＰＣ１２００は、ＣＰＵ１２０１を備え、ＲＯＭ１２０２又はハードディスク（ＨＤ）１２１１に記憶された、或いはフレキシブルディスクドライブ（ＦＤ）１２１２より供給されるデバイス制御ソフトウェアを実行し、システムバス１２０４に接続される各デバイスを総括的に制御する。
【００４３】
以上説明したように、本実施形態によれば、半導体ウェーハのチップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消し、特性劣化を生ぜしめることなく各種パターンを所望寸法に形成することが実現する。
【００４４】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４５】
（付記１）半導体基板のチップ領域内における複数の基準パターンの寸法を測定する工程と、
前記寸法の測定値に基づき、前記チップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消することを見込んだエッチング条件を決定する工程と、
前記エッチング条件に基づいて前記マスクパターンをエッチングする工程と
を含むことを特徴とする半導体装置の製造方法。
【００４６】
（付記２）前記エッチング条件は、予め作成したエッチングパラメータの相関関係に従って算出されるとともに、
前記エッチングパラメータの数は、前記基準パターンの種類数以上であることを特徴とする付記１に記載の半導体装置の製造方法。
【００４７】
（付記３）前記エッチングパラメータは、オーバーエッチング量及びエッチングガスの流量比であることを特徴とする付記２に記載の半導体装置の製造方法。
【００４８】
（付記４）前記エッチングパラメータは、オーバーエッチング量、エッチングガスの流量比及び実効フォーカス量であることを特徴とする付記２に記載の半導体装置の製造方法。
【００４９】
（付記５）前記相関関係は、前記基準パターンの評価値を前記エッチングパラメータで表した関係式であることを特徴とする付記２〜４のいずれか１項に記載の半導体装置の製造方法。
【００５０】
（付記６）前記評価値は、パターン密度が疎の領域における前記基準パターンの寸法測定値とパターン密度が密の領域における前記基準パターンの寸法測定値との差分量、及び前記寸法測定値と目的とする管理値との差分であるエッチングシフト量であることを特徴とする付記５に記載の半導体装置の製造方法。
【００５１】
（付記７）前記基準パターンの前記寸法は光散乱法により測定されることを特徴とする付記１〜６のいずれか１項に記載の半導体装置の製造方法。
【００５２】
（付記８）前記評価値は、前記基準パターンの実効フォーカス量及び実露光量であることを特徴とする付記５に記載の半導体装置の製造方法。
【００５３】
（付記９）付記１〜８のいずれか１項に記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
【００５４】
（付記１０）半導体基板のチップ領域内における複数の基準パターンの寸法を測定する寸法測定手段と、
前記寸法の測定値に基づき、前記チップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消することを見込んだエッチング条件を決定する決定手段と、
前記エッチング条件に基づいて前記マスクパターンをエッチングするエッチング手段と
を含むことを特徴とする半導体製造装置。
【００５５】
（付記１１）前記エッチング条件は、予め作成したエッチングパラメータの相関関係に従って算出されることを特徴とする付記１０に記載の半導体製造装置。
【００５６】
（付記１２）前記エッチングパラメータの数は、前記基準パターンの種類数以上であることを特徴とする付記１１に記載の半導体製造装置。
【００５７】
（付記１３）前記エッチングパラメータは、オーバーエッチング量及びエッチングガスの流量比であることを特徴とする付記１１又は１２に記載の半導体製造装置。
【００５８】
（付記１４）前記エッチングパラメータは、オーバーエッチング量、エッチングガスの流量比及びフォーカス量であることを特徴とする付記１１又は１２に記載の半導体製造装置。
【００５９】
（付記１５）前記相関関係は、前記基準パターンの評価値を前記エッチングパラメータで表した関係式であることを特徴とする付記１１〜１４のいずれか１項に記載の半導体製造装置。
【００６０】
（付記１６）前記評価値は、パターン密度が疎の領域における前記基準パターンの寸法測定値とパターン密度が密の領域における前記基準パターンの寸法測定値との差分量、及び前記寸法測定値と目的とする管理値との差分であるエッチングシフト量であることを特徴とする付記１５に記載の半導体製造装置。
【００６１】
（付記１７）前記基準パターンの前記寸法は光散乱法により測定されることを特徴とする付記１０〜１６のいずれか１項に記載の半導体製造装置。
【００６２】
（付記１８）前記評価値は、前記基準パターンのフォーカス量及び露光量であることを特徴とする付記１５に記載の半導体製造装置。
【００６３】
（付記１９）予め複数のエッチングパラメータをマトリックスに組んでおき、複数の試験用パターンのエッチングシフト量又はエッチングシフト差を測定するステップと、
複数の前記試験用パターンの前記エッチングシフト量又は前記エッチングシフト差を複数の前記エッチングパラメータの多項式でモデル化するステップと、
加工対象となる半導体基板のチップ領域内における複数の基準パターンの測定寸法を用いて計算した前記エッチングシフト量又は前記エッチングシフト差を前記多項式に代入し、前記多項式を前記各エッチングパラメータについて解き、これらの解からなるエッチング条件を得るステップと
をコンピュータに実行させるためのプログラム。
【００６４】
（付記２０）予め複数のエッチングパラメータをマトリックスに組んでおき、複数の試験用パターンのエッチングシフト量又はエッチングシフト差を測定するステップと、
複数の前記試験用パターンの前記エッチングシフト量又は前記エッチングシフト差を複数の前記エッチングパラメータの多項式でモデル化するステップと、
加工対象となる半導体基板のチップ領域内における複数の基準パターンの測定寸法を用いて計算した前記エッチングシフト量又は前記エッチングシフト差を前記多項式に代入し、前記多項式を前記各エッチングパラメータについて解き、これらの解からなるエッチング条件を得るステップと
をコンピュータに実行させるためのプログラムを記憶したコンピュータ読み取り可能な記憶媒体。
【００６５】
【発明の効果】
本発明によれば、半導体ウェーハのチップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消し、特性劣化を生ぜしめることなく各種パターンを所望寸法に形成することが実現する。
【図面の簡単な説明】
【図１】半導体ウェーハにおけるチップ内の疎密差の半導体ウェーハ間及びロット間の変動を示す特性図である。
【図２】露光装置のフォーカスずれによる疎密差の発生原因を調べるための特性図である。
【図３】本発明に用いるＡＰＣの一例を示す模式図である。
【図４】微細ゲート加工プロセスを工程順に示す概略断面図である。
【図５】トリミングステップにおけるエッチングパラメータのうち、オーバーエッチング量とエッチングガスの流量比を変えた時の、Ｌ＆Ｓパターンのエッチシフト量を示す特性図である。
【図６】トリミングステップにおけるエッチングパラメータのうち、オーバーエッチング量とエッチングガスの流量比を変えた時の、エッチシフトの疎密差を示す特性図である。
【図７】評価値であるＥ及びΔをエッチングパラメータであるＯＥ及びＳＯ２で表した関係式、及びこの関係式をＯＥ及びＳＯ２について解いた関係式を示す説明図である。
【図８】最適なオーバーエッチング量とＳＯ２／Ｏ２流量比とを求めるための特性図である。
【図９】本実施形態による半導体製造装置の概略構成を示す模式図である。
【図１０】本実施形態において、エッチングレシピを作成するプロセスフロー図である。
【図１１】本実施形態において、エッチングレシピを用いてエッチングするプロセスフロー図である。
【図１２】試験用パターンによる実験テーブルの一例を示す図である。
【図１３】本実施形態において、レシピセットの中から最適レシピを選択することを説明するための模式図である。
【図１４】本変形例において、エッチングレシピを作成するプロセスフロー図である。
【図１５】本変形例において、エッチングレシピを用いてエッチングするプロセスフロー図である。
【図１６】本変形例において、エッチングパラメータを可変パラメータレシピに入力することを説明するための模式図である。
【図１７】パーソナルユーザ端末装置の内部構成を示す模式図である。
【符号の説明】
１ 半導体ウェーハ
２ ゲート絶縁膜
３ 多結晶シリコン膜
４ 反射防止膜
５ レジストマスク
６ レジストパターン
１１ 寸法測定手段
１２ 決定手段
１３ エッチング手段
Claims (5)
- 半導体基板のチップ領域内における複数の基準パターンの寸法を測定する工程と、
前記寸法の測定値に基づき、前記チップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消することを見込んだエッチング条件を決定する工程と、
前記エッチング条件に基づいて前記マスクパターンをエッチングする工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記エッチング条件は、予め作成したエッチングパラメータの相関関係に従って算出されるととともに、
前記エッチングパラメータの数は、前記基準パターンの種類数以上であることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記エッチングパラメータは、オーバーエッチング量及びエッチングガスの流量比であることを特徴とする請求項２に記載の半導体装置の製造方法。
- 請求項１〜３のいずれか１項に記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
- 半導体基板のチップ領域内における複数の基準パターンの寸法を測定する寸法測定手段と、
前記寸法の測定値に基づき、前記チップ領域内におけるマスクパターンの粗密に起因する寸法変動の発生を解消することを見込んだエッチング条件を決定する決定手段と、
前記エッチング条件に基づいて前記マスクパターンをエッチングするエッチング手段と
を含むことを特徴とする半導体製造装置。
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