KR20050077167A - 멀티 시뮬레이션 모델을 이용한 광 근접 보정을 통한마스크 레이아웃 보정 방법 - Google Patents

Abstract

본 발명은 광 근접 효과(Optical Proximity Effect)에 의거하여 패턴의 변형을 예상해서 마스크 패턴의 형상을 미리 보정하는 광 근접 보정을 통한 마스크 레이아웃 보정 방법에 관한 것으로서, 실제 패턴 관련 데이터를 측정하는 단계와, 측정된 데이터에 의거하여 복수의 영역별로 그에 대응되는 시뮬레이션 모델을 제작하는 단계와, 마스크 오리지널 레이아웃과 복수의 시뮬레이션 모델에 대응되는 OPC를 수행하는 단계와, OPC 레이아웃을 생성하는 단계, 및 OPC 레이아웃에 따라 마스크 패턴을 보정하는 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 반도체 칩의 게이트 임계치수(CD; Critical Dimension)를 보다 정확하게 관리함으로써 칩 성능을 향상시키는 한편, 보다 작은 크기의 회로를 구현하는 것이 가능하여 칩 크기 감소(chip shrink)에 효과적이다. 즉, 트랜지스터의 임계치수 산포를 개선하여 동작 속도를 개선시키는 효과를 얻을 수 있고, 설계자가 미리 예측한대로 레이아웃 패터닝(patterning)이 이루어질 수 있어서 신제품 개발기간을 단축하여 개발에 소요되는 비용을 최소화할 수 있다.

Description

멀티 시뮬레이션 모델을 이용한 광 근접 보정을 통한 마스크 레이아웃 보정 방법{Method for correction mask layout by OCP using multi simulation model}

본 발명은 반도체 제조 공정의 패터닝(patterning)에 관한 것으로 더욱 상세하게는 광 근접 효과(Optical Proximity Effect)에 의거하여 패턴의 변형을 예상해서 마스크 패턴의 형상을 미리 보정하는 광 근접 보정을 통한 마스크 레이아웃 보정 방법에 관한 것이다.

반도체 제조 공정의 패터닝 공정은 포토 리소그래피(photolithography) 공정과 에칭(etching) 공정에 의해 진행된다. 각 단위 공정이 진행됨에 따라 마스크 레이아웃(mask layout)과 실제 웨이퍼 상에 형성되는 회로 패턴간의 격차가 생기는 데, 이때 포토 리소그래피 공정 요인에 의한 것은 주로 광 근접 효과 때문이고, 에칭 공정 요인에 의한 것은 주로 로딩(loading) 때문이다.

공정 근접 보정(PPC; Process Proximity Correction) 기술은 이 두 가지 효과를 예측 분석하여 미리 마스크 레이아웃을 보정하는 기술인데, 현재의 공정 근접 보정 기술은 주로 포토 리소그래피 공정에서 기인한 광 근접 에러의 보정을 중심으로 이루어지고 있다. 공정 근접 보정을 효과적으로 적용하기 위하여 에칭 공정 요인과 포토 리소그래피 공정 요인을 분리하여 분석 후 보정해 주는 다단계 근접 보정 방법과, 두 가지 요인을 동시에 처리하는 일괄 근접 보정 방법이 있는데, 두 가지 방법 모두 광 근접 보정(Optical Proximity Correction) 적용 방법, 즉 광 근접 보정 룰, 광 근접 보정 모델, 광 근접 보정 파라미터 등에 제한 받는다.

광 근접 보정(이하 "OPC"라 함) 기술은 모든 칩(full-chip)에 대해 단 하나의 모델을 적용하는 모델-기초(model-based) OPC와 한 가지 종류의 룰(rule)을 적용하는 룰-기초(rule-based) OPC로 구분된다. 두 가지 방법 모두 2~3㎛ 이내의 작은 영역에 대한 근접 범위(proximity range)를 갖기 때문에 최근 미세 패턴을 구현하기 위한 포토 및 에칭 기술을 사용할 때 보다 넓은 영역에서 나타나는 근접 효과를 모두 고려하지 못하는 단점이 있다. 특히, 패턴 밀도에 의해 구체화되는 플래어 노이즈(flare noise) 및 매크로 로딩(macro loading) 효과 등은 근접 범위를 훨씬 초과하며 디자인 룰이 작아질수록 이들에 의해 영향받는 임계치수 값의 변화가 커지는 경향이 있었다.

최근에는 포토 리소그래피(Photo lithography) 공정을 정확히 묘사할 수 있는 시뮬레이션 모델(simulation model)을 이용한 모델-기초 OPC 기술이 이용되고 있는데 이 모델-기초 OPC 기술은 높은 광 근접 보정 정확도를 비롯한 여러 가지 이점으로 인해 100㎚급 이하의 디자인 룰을 갖는 반도체 소자의 제조 공정에 널리 사용되고 있다. 이 모델-기초 OPC는 시뮬레이션 영역을 한정하기 위해 광 근접 효과에 의해 간섭받는 거리 이하만을 선택하여 계산하게 되는데, 이를 근접 범위라고 한다. 보통 광 근접 범위는 1~2㎛ 내외이며 시뮬레이션 및 광 근접 보정 수행 속도의 제한 때문에 3㎛를 넘지 않는다.

도 1은 종래 기술에 따른 마스크 레이아웃 보정 방법을 나타낸 블록도이고, 도 2는 종래 기술에 따른 마스크 레이아웃 보정 방법에 의한 모델 피팅(model fitting) 정확도에 대한 결과를 나타낸 그래프이다.

시뮬레이션 모델을 이용하는 모델-기초 OPC에 의한 종래의 마스크 레이아웃 보정 방법은, 실제 패턴 데이터를 측정하는 단계(101)와, 측정된 데이터에 의거하여 평균적인 하나의 시뮬레이션 모델을 제작하는 단계(102)와, 마스크 오리지널 레이아웃과 시뮬레이션 모델에 의거하여 OPC를 수행하는 단계(103)와, OPC 레이아웃을 생성하는 단계(104), 및 OPC 레이아웃에 따라 마스크 패턴을 보정하는 단계(105)를 포함한다.

이와 같은 종래의 마스크 레이아웃 보정 방법에 있어서 하나의 시뮬레이션 모델을 이용한 모델-기초 OPC를 수행할 경우 도 2에서 각 포인트의 임계치수 에러가 0에 가까울수록 시뮬레이션 모델의 정확도가 높다는 것을 의미하는데, 빨간 색으로 표시된 부위의 정확도가 떨어지는 것을 알 수 있다. 이것은 모든 영역에 대해 하나의 시뮬레이션 모델을 만들기 때문에, 근접 거동이 다른 특정 부위에 대해서 단일 시뮬레이션 모델이 정확하게 예측하지 못하기 때문에 나타난 결과이다.

예를 들어, 디램(DRAM)을 비롯한 메모리 제품의 풀-칩(full-chip) 레이아웃은 영역에 따라 패턴 밀도가 균등하지 않다. 디램 셀(cell) 영역과 같이 고밀도로 설계된 패턴 영역과 디램 주변(peripheral) 영역과 같이 저밀도로 설계된 패턴 영역으로 이루어져 있는데, 이렇게 패턴 밀도가 다르면, 포토 리소그래피 공정에서 유발되는 플래어 노이즈 또는 에칭 공정에서 유발되는 매크로 로딩 효과 때문에 국부적인 패턴 밀도가 같더라도 넓은 영역에서의 임계치수 균일도가 저하된다. 따라서, 국부적인 패턴 밀도만 고려하는 광학 근접 범위 한계를 초과하기 때문에 전술한 바와 같은 종래의 광 근접 보정 기술로서는 최근의 회로 패턴의 미세화에 대처하기 힘들다.

따라서 본 발명의 목적은 미세 회로패턴 구현에 있어서 OPC 기술을 이용하여 보다 정확하게 설계자가 원하는 크기의 패턴을 형성할 수 있도록 하는 마스크 레이아웃 보정 방법을 제공하는 데에 있다.

이와 같은 목적을 달성하기 위한 본 발명에 따른 멀티 시뮬레이션 모델을 이용한 광 근접 보정을 통한 마스크 레이아웃 보정 방법은, 실제 패턴 관련 데이터를 측정하는 단계와, 측정된 데이터에 의거하여 복수의 영역별로 그에 대응되는 시뮬레이션 모델을 제작하는 단계와, 마스크 오리지널 레이아웃과 복수의 시뮬레이션 모델에 대응되는 OPC를 수행하는 단계와, OPC 레이아웃을 생성하는 단계, 및 OPC 레이아웃에 따라 마스크 패턴을 보정하는 단계를 포함하는 것을 특징으로 한다.

바람직하게는 반도체 소자가 디램인 경우 시뮬레이션 모델을 셀 영역과 코어 영역 및 주변 영역에 각각 대응하여 형성하도록 한다. 그리고, 복수의 영역별로 형성되는 시뮬레이션 모델은 패턴 밀도의 영역 별로 복수 개 형성되도록 하거나, 에칭 후 임계치수 변화량이 다른 영역 별로 분리하여 복수 개 형성되도록 하는 것이 바람직하다.

이하 첨부 도면을 참조하여 본 발명에 따른 멀티 시뮬레이션 모델을 이용한 광 근접 보정을 통한 마스크 레이아웃 보정 방법을 보다 상세하게 설명하고자 한다.

도 3은 본 발명에 따른 마스크 레이아웃 보정 방법을 나타낸 블록도이고, 도 4는 본 발명에 따른 마스크 레이아웃 방법을 설명하기 위한 디램 구조를 나타낸 개략도이다.

도 3을 참조하면, 본 발명에 따른 마스크 레이아웃 보정 방법은 공정 근접 범위가 서로 다른 패턴들에 대하여 각각의 모델을 생성시켜 적용하는 방법으로서, 종래와 같이 시뮬레이션 모델 제작을 위해 테스트 패턴 또는 모니터링 패턴의 현상 후 측정 임계치수(ADI CD, After Development Inspection CD) 및 세정 후 측정 임계치수(ACI CD, After Cleaning Inspection CD)를 측정하는 단계(1)가 선행된다.

다음으로 측정 데이터를 이용하여 복수의 시뮬레이션 모델 제작 단계가 진행된다(2). 복수의 시뮬레이션 모델은 패턴 종류 또는 영역에 따라 두 개 이상 제작된다. 특히, 디램(DRAM)과 같이 코어(core) 지역과 주변(peripheral) 지역의 패턴 밀도가 다르게 설계되어 있는 레이아웃에서는 코어 영역과 주변 영역 또는 그에 더하여 셀 영역까지 각각의 영역에 대응되어 적용되는 두 개 또는 세 개의 시뮬레이션 모델을 제작하는 것이 바람직하다. 도 4에 도시된 바와 같이 디램(10)의 경우 코어 영역(12)에서 패턴 밀도가 높으며 셀 영역(11)에서 패턴 밀도가 가장 높다. 그리고 주변 영역(13)에서의 패턴 밀도가 낮다. 세 영역에 대하여 서로 다른 모델을 생성하여 OPC를 수행하게 되면, 플래어 노이즈와 매크로 로딩 등 넓은 영역의 패턴 밀도에 의해 구체화되는 공정 불량 요인이 고려되어질 수 있다.

두 개 또는 그 이상의 시뮬레이션 모델을 제작하고 난 후, 각 시뮬레이션 모델의 적용 범위에 따라 레이아웃을 구분하여 각 영역에 해당하는 시뮬레이션 모델을 적용하여 OPC를 수행한다(3). 이때 수행되는 OPC 순서는 구분된 영역에 따라 순차적으로 진행될 수도 있고 동시에 진행될 수도 있다.

후속으로 OPC 레이아웃을 생성하는 단계(4)가 진행되고 OPC 레이아웃에 따라 마스크 패턴을 보정하는 단계(5)가 진행된다.

이와 같은 본 발명에 따른 복수의 시뮬레이션 모델을 적용한 마스크 레이아웃 보정 방법은, 두 개의 시뮬레이션 모델(dual simulation model) 또는 두 개 이상의 모델(multiple simulation model)을 이용하여 모든 칩(full-chip)에 대하여 OPC 수행한다. 이에 따라 패턴 밀도가 서로 다른 영역들에 대한 OPC 정확도가 높아질 수 있고, 주변 영역이 극도의 2차원 형태로 이루어진 복잡한 레이아웃에 대한 선택적 OPC를 수행할 수 있으며, 공정 마진(margin)이 매우 작은 미세 패턴으로 이루어진 풀-칩 레이아웃의 이소-덴스 바이어스(iso-dense bias)를 하나의 시뮬레이션 모델이 감당하지 못할 경우 각각에 해당되는 시뮬레이션 모델로서 처리가 가능하게 된다.

	룰-기초 OPC(5.0D)	싱글 모델 OPC	듀얼 모델 OPC
MTT	16.7	-13.7	-15.8
범위	76	31.0	24.0
3σ	48	20.7	14.2

표 1은 D92라 불리는 소정 디램 제품 Gpoly OPC 적용 방법에 따른 온 칩 임계치수 변화량(OCV; On Chip CD Variation) 값을 나타낸다. OPC 또는 PPC의 목적은 웨이퍼 상에 원하는 패턴의 크기와 형태를 형성시키기 위해 마스크 레이아웃을 미리 보정해 주는 것이라고 할 수 있는데, 그 결과를 정량적으로 평가할 수 있는 척도가 OCV이다. OCV는 임의 개수의 패턴에 대하여 패터닝하고자 하는 임계치수 목표치로부터 벗어난 값을 통계적으로 분석하여 산포로 표현한 값이다. 따라서, OCV가 작을수록 OPC의 정확도가 높다고 할 수 있다. 실험에 의하면 예컨데 소정 디램 제품의 Gpoly 레이어에 대하여 종래 싱글 모델 OPC 적용 결과 OCV는 3σ20.7㎚이었는데, 듀얼 모델(dual model)을 사용할 경우 OCV는 3σ14.2㎚로 30%이상 감소되었다. 이는 듀얼 모델 OPC가 시뮬레이션 모델 피팅(fitting) 과정에서 더욱 정확한 모델을 생성시킬 수 있었기 때문이다.

도 5a와 도 5b는 본 발명에 따른 마스크 레이아웃 보정 방법에 의한 모델 피팅 정확도에 대한 결과를 나타낸 그래프이고, 도 6은 본 발명에 따른 마스크 레이아웃 보정 방법에 의한 산포를 종래와 비교하여 나타낸 개념도이다.

도 5a와 도 5b에 도시된 것과 같이 듀얼 모델은 코어와 주변 지역에 대해 각각 모델링을 한 것으로, 두 방법을 비교해보면 도 2에 도시된 것과 같은 결과의 싱글 모델과 달리 특히 코어 지역에서 모델 피팅 정확도가 증가한 것을 알 수 있다. 보다 정확하게 생성된 시뮬레이션 모델은 OPC 정확도도 증가시켜서 OCV를 개선시킨다.

	모델-기초 OPC 방법에 따른 OCV 결과(D92,Gpoly)
	싱글 시뮬레이션 모델			듀얼 시뮬레이션 모델
영역	코어영역	주변영역	전체	코어영역	주변영역	전체
MTT	-19.9	-10.7	-13.7	-15.7	-15.8	-15.8
3σ	23.6	11.1	20.7	20.7	11.2	14.2
Range	29.0	14.0	31.0	24.0	15	24.0

표 2와 도 6을 참조하여 듀얼 모델을 통한 OCV 개선 원리를 통계적으로 설명하면, 싱글 모델 OPC의 경우 각 지역의 임계치수 에러의 분포가 두 개의 이격된 평균값(MTT: Mean To Target) 봉우리를 갖게 되어 각각의 산포를 모두 고려한 총 산포가 커지는 반면, 듀얼 모델은 각각의 MTT 값이 이격되지 않도록 되어 총 산포가 줄어드는 효과를 나타낸다.

이상과 같이 본 발명에 따른 마스크 레이아웃 보정 방법은, 디램, 에스램, 플래시 메모리, 로직 등 반도체 소자의 특성에 따라 하나 이상의 시뮬레이션 모델을 생성시켜 진행되도록 할 수 있다. 패턴 밀도가 다른 영역 별로 분리하여 서로 다른 2개 이상의 시뮬레이션 모델을 적용하여 모델-기초 OPC를 적용하여 진행할 수 있다. 패턴 종류가 서로 다른 경우 각각 분리하여 서로 다른 2개 이상의 시뮬레이션 모델을 제작하여 OPC를 수행할 수 있다. 하부 막질이 서로 달라서 에칭 후 임계치수 변화량이 서로 다른 경우 각각 분리하여 서로 다른 두 개 이상의 시뮬레이션 모델을 적용하여 OPC를 수행할 수 있다. 특히, 디램 제품의 셀, 코어, 주변 영역에 서로 다른 모델을 생성시켜 OPC를 수행하는 것이 바람직하다.

본 발명은 단일 칩을 OPC할 때 서로 다른 모델을 적용하여 OPC를 수행할 수도 있다. 서로 다른 시뮬레이션 모델을 적용하기 위해 적용하고자 하는 영역과 겹치는 레이어(인식 레이어)를 생성시켜 불리언 조작(boolean operation)을 통해 특정 레이어로 재생시켜 그 레이어에 시뮬레이션 모델을 적용시킬 수 있다. 여기서, 인식된 레이어 이외에 대하여 다른 시뮬레이션 모델을 적용시킬 수 있다.

본 발명은 서로 다른 시뮬레이션 모델을 적용하여 OPC를 수행할 경우, 각각의 OPC 방법을 서로 다르게 하여 수행할 수 있다. 여기서, 모델-기초 OPC를 적용할 경우 OPC 인자인 세그먼트(segment) 또는 프래그먼트(fragment) 크기를 각각 다르게 할 수 있다. 그 밖에도, 서로 다른 시뮬레이션 모델의 에너지를 각각 다르게 할 수 있으며, 패턴의 형태에 따라 서로 다른 모델을 적용할 때 1차원(1-dimensional) 패턴과 2차원(2-dimensional) 패턴으로 분리하여 각각 서로 다른 모델-기초 OPC를 수행할 수 있다. 또한, 하부 막질이 다른 패턴들로 분리하여 서로 다른 모델을 각각 적용할 때 하부 막질과 불리언 조작을 하여 서로 다른 모델-기초 OPC를 수행할 수 있다. 또한, 패턴 밀도가 서로 다른 영역 간의 분리를 위해 특정 레이어와 불리언 조작을 하여 서로 다른 모델-기초 OPC를 적용할 수 있다.

또한 본 발명은 단일 칩을 OPC 할 때 서로 다른 모델을 적용하여 OPC를 할 경우 각각의 OPC가 적용되는 모델을 서로 다르게 생성할 수 있다. 두 개 이상의 모델을 생성하기 위하여 적용되는 부위에서 각각 모델링용 측정 패턴을 선정하여 측정할 수 있다. 이때 각 부위에 특정 테스트 패턴을 설계하여 패터닝 후 측정된 임계치수 값으로 모델링을 할 수 있다. 또한, 각 부위에 존재하는 설계상의 실제 패턴을 측정한 임계치수 값으로 모델링을 수행할 수 있다. 또한, 각각의 서로 다른 모델을 생성하기 위하여 포토 리소그래피 공정이 진행된 후의 임계치수 값(ADI CD)을 기준으로 모델링을 할 수 있다. 또한, 각각의 서로 다른 모델을 생성하기 위하여 에칭 공정이 진행된 후의 임계치수 값(ACI CD, After Cleaning Inspection CD)을 기준으로 모델링을 할 수 있다.

따라서 본 발명에 의한 멀티 시뮬레이션 모델을 이용한 광 근접 보정을 통한 마스크 레이아웃 보정 방법에 의하면, 반도체 칩의 게이트 임계치수(CD; Critical Dimension)를 보다 정확하게 관리함으로써 칩 성능을 향상시키는 한편, 보다 작은 크기의 회로를 구현하는 것이 가능하여 칩 크기 감소(chip shrink)에 효과적이다. 즉, 트랜지스터의 임계치수 산포를 개선하여 동작 속도를 개선시키는 효과를 얻을 수 있고, 설계자가 미리 예측한대로 레이아웃 패터닝(patterning)이 이루어질 수 있어서 신제품 개발기간을 단축하여 개발에 소요되는 비용을 최소화할 수 있다.

도 1은 종래 기술에 따른 마스크 레이아웃 보정 방법을 나타낸 블록도,

도 2는 종래 기술에 따른 마스크 레이아웃 보정 방법에 의한 모델 피팅(model fitting) 정확도에 대한 결과를 나타낸 그래프,

도 3은 본 발명에 따른 마스크 레이아웃 보정 방법을 나타낸 블록도,

도 4는 본 발명에 따른 마스크 레이아웃 방법을 설명하기 위한 디램 구조를 나타낸 개략도,

도 5a와 도 5b는 본 발명에 따른 마스크 레이아웃 보정 방법에 의한 모델 피팅 정확도에 대한 결과를 나타낸 그래프,

도 6은 본 발명에 따른 마스크 레이아웃 보정 방법에 의한 산포를 종래와 비교하여 나타낸 개념도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

10; 디램

11: 셀 영역

12: 코어 영역

13: 주변 영역

Claims (4)

1. 실제 패턴 관련 데이터를 측정하는 단계와, 측정된 데이터에 의거하여 복수의 영역별로 그에 대응되는 시뮬레이션 모델을 제작하는 단계와, 마스크 오리지널 레이아웃과 복수의 시뮬레이션 모델에 대응되는 OPC를 수행하는 단계와, OPC 레이아웃을 생성하는 단계, 및 OPC 레이아웃에 따라 마스크 패턴을 보정하는 단계를 포함하는 것을 특징으로 하는 멀티 시뮬레이션 모델을 이용한 광 근접 보정을 통한 마스크 레이아웃 보정 방법.
2. 제 1항에 있어서, 상기 반도체 소자가 디램이며 상기 복수의 시뮬레이션 모델을 셀 영역과 코어 영역 및 주변 영역에 각각 대응되어 형성된 것을 특징으로 하는 멀티 시뮬레이션 모델을 이용한 광 근접 보정을 통한 마스크 레이아웃 보정 방법.
3. 제 1항에 있어서, 복수의 영역별로 형성되는 시뮬레이션 모델은 패턴 밀도의 영역 별로 복수 개 형성되는 것을 특징으로 하는 멀티 시뮬레이션 모델을 이용한 광 근접 보정을 통한 마스크 레이아웃 보정 방법.
4. 제 1항에 있어서, 복수의 영역별로 형성되는 시뮬레이션 모델은 에칭 후 임계치수 변화량이 다른 영역 별로 분리하여 복수 개 형성되는 것을 특징으로 하는 멀티 시뮬레이션 모델을 이용한 광 근접 보정을 통한 마스크 레이아웃 보정 방법.