JP4522040B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、レジストパターンの線幅の制御性を向上しうる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在、フォトレジストを用いたリソグラフィ技術は、半導体装置の製造に際して不可欠な技術となっている。近年のＬＳＩの高集積化、高性能化に伴い、レジストパターンの更なる微細化や、パターン幅の高い精度での制御が求められている。
【０００３】
従来の技術においては、積層膜が形成された基板の最上層に反射防止膜を形成し、反射防止膜上にレジスト膜が形成されていた。この反射防止膜により、積層膜が形成された基板からの露光光の反射を抑制し、レジストパターンの線幅の制御性の向上が図られていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、基板上に積層膜を形成する際には、通常、成膜条件のばらつき等により積層膜を構成する各々の膜の膜厚にばらつきが生じている。このため、基板表面での反射率が変動してしまい、レジストパターンの線幅を高い精度で制御することは困難であった。また、線幅を高い精度で制御できる程度に反射率の変動を抑えようとすると、各々の膜に対して厳しい膜厚管理が要求されるが、現状の成膜技術では、要求を満足する膜厚管理を行うことは極めて困難であった。
【０００５】
一方、特開平７−２２６３６６号公報には、反射防止膜を薄膜化し、配線の微細加工性を向上しうる半導体装置の製造方法が開示されている。この方法では、反射防止膜の下に形成された膜の膜厚の変動に対して反射率の変動が小さくなるように、反射防止膜の膜厚が設定されている。この方法によれば、反射防止膜の下に形成された膜の膜厚の変動による反射率の変動をある程度抑えることは可能である。
【０００６】
しかしながら、半導体装置の更なる微細化の進行に対応すべくレジストパターンの線幅を更に高い精度で制御するためには、積層膜を成膜する時に設定した膜厚の変動のみ考慮するだけでは十分ということはできない。すなわち、より厳しい線幅制御に対して大きな影響を与えるようになってくるウェーハ面内やウェーハ間の積層膜の膜厚の変動による反射率の変動をも考慮する必要がある。このため、従来のレジストパターンの制御方法では、半導体装置の微細化に伴う厳しい線幅制御の要求を満足することが困難である。
【０００７】
本発明の目的は、基板上に形成された積層膜の各々の膜の膜厚の変動に大きく影響されることなく、積層膜上に形成されるレジストパターンの線幅の制御性を向上することができる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的は、半導体基板上に少なくとも第１の膜と、前記第１の膜上に形成された第２の膜とを有する積層膜を形成する工程と、前記積層膜上に反射防止膜を形成する工程と、前記反射防止膜上にレジスト膜を形成する工程と、前記レジスト膜に露光光を照射することにより前記レジスト膜をパターニングする工程とを有し、前記第２の膜を形成する工程では、前記第２の膜が所定の膜厚で反射率が最小となるような前記第２の膜の光学定数を求め、前記光学定数を用いて、前記第２の膜を形成する際に生ずる前記第２の膜の膜厚の変動に対する、前記第２の膜と前記反射防止膜との界面における前記露光光の反射率の変動が０．０８％／ｎｍ以下となるような膜厚をシミュレーションで決定し、前記光学定数および前記シミュレーションで決定された前記第２の膜の膜厚となるような条件で前記第２の膜を形成することを特徴とする半導体装置の製造方法により達成される。
【０００９】
【発明の実施の形態】
本発明の一実施形態による半導体装置の製造方法について図１乃至図７を用いて説明する。
【００１０】
本実施形態では、フラッシュメモリのメモリセルを構成するトランジスタのゲート電極及び周辺回路の配線を形成する工程を例に説明するが、他のあらゆる半導体装置の製造方法にも適用可能である。
【００１１】
まず、フラッシュメモリのメモリセルを構成するトランジスタのゲート電極及び周辺回路の配線の一般的な形成方法について図１及び図２を用いて説明する。図１及び図２はフラッシュメモリのメモリセルを構成するトランジスタのゲート電極及び周辺回路の配線の形成方法を示す工程断面図である。なお、図１（ａ１）乃至図１（ｄ１）、及び図２（ａ１）乃至図２（ｃ１）は半導体基板のメモリセル領域での工程断面図を示し、図１（ａ２）乃至図１（ｄ２）、及び図２（ａ２）乃至図２（ｃ２）は半導体基板の周辺回路領域での工程断面図を示している。
【００１２】
まず、ゲート絶縁膜となる酸化膜（図示せず）が形成された半導体基板１０上に、膜厚２００ｎｍの多結晶シリコン膜１２と、膜厚１５ｎｍのシリコン酸化膜１４と、シリコン窒化膜１６と、シリコン窒化酸化膜からなる反射防止膜１８とを順次形成する。次いで、反射防止膜１８上に、レジスト膜２０を形成する（図１（ａ１）、図１（ａ２）を参照）。
【００１３】
次いで、所定の露光光源を用いて反射防止膜１８上に形成されたレジスト膜２０を露光し、メモリセル領域におけるレジスト膜２０をトランジスタのゲート電極の平面形状にパターニングする（図１（ｂ１）、図１（ｂ２）を参照）。
【００１４】
次いで、パターニングされたレジスト膜２０をマスクとして、反射防止膜１８と、シリコン窒化膜１６とを順次エッチングする（図１（ｃ１）、図１（ｃ２）を参照）。
【００１５】
次いで、シリコン窒化膜１６のパターニングに用いたレジスト膜２０を除去する（図１（ｄ１）、図１（ｄ２）を参照）。
【００１６】
次いで、パターニングされたシリコン窒化膜１６をハードマスクとして、シリコン酸化膜１４と、多結晶シリコン膜１２とを順次エッチングする。こうして、半導体基板１０のメモリセル領域にトランジスタのゲート電極が形成される。このとき、反射防止膜１８はエッチングにより除去され、ハードマスクとして用いたシリコン窒化膜１６の膜厚はエッチングにより減少する（図２（ａ１）、図２（ａ２）を参照）。
【００１７】
上述のようにしてメモリセル領域にメモリセルを構成するトランジスタのゲート電極を形成した後、周辺回路領域において周辺回路の配線を形成する。以下、周辺回路領域における周辺回路の配線の形成について説明する。
【００１８】
まず、ゲート電極が形成された半導体基板１０の全面にレジスト膜２２を形成する（図２（ｂ１）、図２（ｂ２））を参照）。
【００１９】
次いで、所定の露光光源を用いてレジスト膜２２を露光し、周辺回路領域におけるレジスト膜２２を周辺回路パターンにパターニングする（図２（ｃ１）、図１（ｃ２）を参照）。
【００２０】
次いで、パターニングされたレジスト膜２２をマスクとして、シリコン窒化膜１６をエッチングする。次いで、シリコン窒化膜１６のパターニングに用いたレジスト膜２２を除去する。
【００２１】
次いで、パターニングされたシリコン窒化膜１６をハードマスクとして、シリコン酸化膜１４と、多結晶シリコン膜１２とを順次エッチングする。こうして、半導体基板１０の周辺回路領域に周辺回路の配線が形成される（図２（ｄ１）、図２（ｄ２））。
【００２２】
こうして、半導体基板１０のメモリセル領域にメモリセルを構成するトランジスタのゲート電極が形成され、周辺回路領域に周辺回路の配線が形成される。
【００２３】
従来の製造工程においては、単に、反射防止膜１８の下に形成された膜の膜厚の変動に対して反射率の変動が抑制されるように反射防止膜１８の膜厚を設定することにより、レジストパターンの線幅の制御性の向上が図られていた。このため、露光光の反射率が半導体基板１０上に形成された積層膜１７の各々の膜の膜厚の変動に大きく影響され、レジストパターンの線幅を高い精度で制御することは困難であった。
【００２４】
これに対し、本実施形態による半導体装置の製造方法では、反射防止膜１８の下に形成するシリコン窒化膜１６の膜厚を、シリコン窒化膜１６の膜厚の変動に対して露光光の反射率の変動が抑制されるように設定する。反射防止膜１６の下地であるシリコン窒化膜１６の膜厚が変動しても反射率の変動が抑制されるので、積層膜１７の膜厚の変動の線幅の制御性への影響を低減することが可能となる。以下、本実施形態による半導体装置の製造方法におけるシリコン窒化膜１６の膜厚の設定方法について詳述する。
【００２５】
まず、図１（ａ１）及び図１（ａ２）に示すように、多結晶シリコン膜１２、シリコン酸化膜１４、及びシリコン窒化膜１６からなる積層膜１７と、反射防止膜１８と、レジスト膜２０とが順次形成された半導体基板１０について、露光光を照射したときのシリコン窒化膜１６の膜厚と、シリコン窒化膜１６と反射防止膜１８との界面における露光光の反射率との関係をシミュレーションにより求める。シリコン窒化膜１６と反射防止膜１８との界面における露光光の反射率に着目するのは、その界面における反射率の変動を抑制することができれば、反射防止膜１８の下地である積層膜１７の膜厚の変動による反射率の変動を抑制すれば、反射防止膜１８とレジスト膜２０との界面における露光光の反射率の変動も抑制されるからである。
【００２６】
図３は、シリコン窒化膜１６の膜厚と、シリコン窒化膜１６と反射防止膜１８との界面における露光光の反射率との関係をシミュレーションにより求めた結果を示すグラフの一例である。図３（ａ）に示すグラフは露光光源として波長２４８ｎｍのＫｒＦエキシマレーザを用いた場合、図３（ｂ）に示すグラフは露光光源として波長１９８ｎｍのＡｒＦエキシマレーザを用いた場合、図３（ｃ）に示すグラフは露光光源として波長１５７ｎｍのＦ2エキシマレーザを用いた場合、図３（ｄ）に示すグラフは露光光源として高圧水銀ランプのｉ線（波長３６５ｎｍ）を用いた場合をそれぞれ示している。
【００２７】
図３（ａ）乃至図３（ｄ）に示す各グラフのいずれにおいても、グラフ中楕円で囲んだ範囲内のように、シリコン窒化膜１６の膜厚の変動に対して、シリコン窒化膜１６と反射防止膜１８との界面における反射率の変動が抑制される膜厚の範囲が存在している。したがって、シリコン窒化膜１６の膜厚を、シリコン窒化膜１６の膜厚の変動に対して反射率の変動が抑制されるように設定すれば、積層膜の膜厚の変動がレジストパターンの線幅の変動に及ぼす影響を抑制することができる。例えば、シリコン窒化膜１６の膜厚が２５ｎｍ以上変動した場合に、シリコン窒化膜１６表面における反射率の変動が２％以下、より好ましくは１％以下となるようにシリコン窒化膜１６の膜厚を設定する。すなわち、シリコン窒化膜１６の膜厚の変動に対して、シリコン窒化膜１６表面における反射率の変動率が０．０８％／ｎｍ以下、より好ましくは０．０４％／ｎｍ以下に抑制されるように設定する。露光光源として波長２４８ｎｍのＫｒＦエキシマレーザを用いる場合には、図３（ａ）のグラフより、例えば、シリコン窒化膜１６の膜厚を１００ｎｍに設定することができる。
【００２８】
また、シリコン窒化膜１６の膜厚の変動に対して反射率が大きく変動し極大値及び極小値が現れる範囲の膜厚を除くため、露光光の波長に対するシリコン窒化膜１６の膜厚の比が０．４以上となる範囲内に、シリコン窒化膜１６の膜厚を設定することが望ましい。
【００２９】
このように、本実施形態による半導体装置の製造方法では、反射防止膜１８の下に形成されるシリコン窒化膜１６の膜厚を、シリコン窒化膜１６の膜厚の変動に対してシリコン窒化膜１６と反射防止膜１８との界面における反射率の変動が抑制されるように設定するので、積層膜１７の各膜の膜厚の変動に対する露光光の反射率の変動を抑制することが可能となる。これにより、半導体基板１０上に形成された積層膜１７の各膜の膜厚の変動に大きく影響されることなく、レジスト膜２０を露光して形成するレジストパターンの線幅の制御性を向上することができる。
【００３０】
なお、シリコン窒化膜１６はハードマスクとして用いるためにエッチングによりパターニングされるものである。このため、シリコン窒化膜１６と反射防止膜１８との界面における反射率の変動が抑制される範囲内であるとともに、エッチングによるパターニングが高い精度で可能な程度の膜厚に、シリコン窒化膜１６の膜厚を設定することが望ましい。具体的には、シリコン窒化膜１６の膜厚を２００ｎｍ以下、より好ましくは１５０ｎｍ以下に設定することが望ましい。
【００３１】
また、本実施形態による半導体装置の製造方法では、反射防止膜１８の光学定数と、反射防止膜１８とレジスト膜２０との界面における反射率との関係をシミュレーションにより求める。そして、シミュレーションにより求められた反射防止膜１８の光学定数と反射防止膜１８とレジスト膜２０との界面における反射率との関係に基づき、反射防止膜１８の光学定数を反射率が低減されるように設定する。すなわち、本実施形態では、光学定数である屈折率ｎ及び減衰係数ｋと反射率との関係から、反射率が例えば０．１％以下に低減されるように、反射防止膜１８の屈折率ｎ及び減衰係数ｋを設定する。
【００３２】
図４は、反射防止膜１８の屈折率ｎ及び減衰係数ｋと反射防止膜１８とレジスト膜２０との界面における反射率との関係をシミュレーションにより求めた結果を示すグラフである。ここで、反射防止膜１８の膜厚は、例として３５ｎｍである。露光光源としては波長２４８ｎｍのＫｒＦエキシマレーザを用いている。
【００３３】
図４に示すように、反射防止膜１８とレジスト膜２０との界面における反射率は、屈折率ｎ、減衰係数ｋの値によって変化し、グラフ中矢印で指し示す領域において最小となっている。したがって、この場合には、反射防止膜１８の屈折率ｎ、減衰係数ｋを、例えばグラフ中矢印で指し示す領域内の反射率が最小となるｎ＝１．９８、ｋ＝０．３に設定する。なお、実際の工程において成膜する反射防止膜１８の屈折率ｎ及び減衰係数ｋは、成膜時における原料ガスの流量を適宜設定することにより、所望の値に設定することが可能である。
【００３４】
なお、シリコン窒化膜１６についても、上述した反射防止膜１８について行ったものと同様のシミュレーションを行い、最適な光学定数を決定する。手順としては、まず、ハードマスクとして最小限必要なシリコン窒化膜１６の膜厚で、反射防止膜１８について行ったものと同様のシミュレーションを行い、最適な光学定数を決定する。この光学定数を用いて、図３に示すシリコン窒化膜１６の膜厚と、シリコン窒化膜１６と反射防止膜１８との界面における露光光の反射率との関係を求めるシミュレーションを行い、最適なシリコン窒化膜１６の膜厚を決定する。このとき、シリコン窒化膜１６の膜厚が、図３に示すグラフ中楕円で囲んだ範囲内のように、シリコン窒化膜１６と反射防止膜１８との界面における反射率の変動が抑制される範囲内にない場合がある。この場合には、膜厚等の条件を設定し直して上記手順を繰り返し、シリコン窒化膜１６の最適な光学定数及び膜厚の組合せを決定する。
【００３５】
以上のようにして、シリコン窒化膜１６と反射防止膜１８との界面における反射率の変動が抑制されるシリコン窒化膜１６の膜厚及び光学定数と、そのとき反射防止膜１８とレジスト膜２０との界面における反射率が低減される反射防止膜２０の膜厚及び光学定数をシミュレーションにより決定する。
【００３６】
なお、シミュレーションの条件によっては、望ましいシリコン窒化膜１６、反射防止膜１８の膜厚及び光学定数を得ることができない場合がある。この場合には、シリコン窒化膜１６、反射防止膜１８の膜厚、光学定数等の条件を設定し直して上述の操作を繰り返し、シリコン窒化膜１６と反射防止膜１８との界面における露光光の反射率の変動が抑制されるとともに、反射防止膜１８とレジスト膜２０との界面における露光光の反射率が低減されるシリコン窒化膜１６、反射防止膜１８の膜厚及び光学定数の値の最適な組合せを求める。露光光源として２４８ｎｍのＫｒＦエキシマレーザを用いる場合には、例えば、シリコン窒化膜１６、反射防止膜１８の膜厚及び光学定数の値の最適な組合せとして、シリコン窒化膜１６の膜厚１００ｎｍ、屈折率２．３９、減衰係数０．６５、シリコン窒化酸化膜からなる反射防止膜１８の膜厚３５ｎｍ、屈折率１．９８、減衰係数０．３という組合せを得ることができる。
【００３７】
上述のようにしてシリコン窒化膜１６、反射防止膜１８の膜厚及び光学定数を設定した場合に、反射防止膜１８とレジスト膜２０との界面における反射率を評価すると、シリコン酸化膜１４、シリコン窒化膜１６、反射防止膜１８それぞれの膜厚の変動に対して図５、図６に示すグラフのようになる。
【００３８】
図５は、シリコン酸化膜１４、シリコン窒化膜１６それぞれの膜厚と反射防止膜１８とレジスト膜２０との界面における反射率との関係をシミュレーションにより求めた結果を示すグラフである。図５から明らかなように、シリコン酸化膜１４の膜厚が５〜１９．３ｎｍの範囲で変化し、シリコン窒化膜１６の膜厚が９０〜１１６ｎｍの範囲で変化したとしても、反射防止膜１８とレジスト膜２０との界面における反射率は、例えば０．０６％以下に抑えられている。
【００３９】
また、図６は、シリコン窒化膜１６、反射防止膜１８それぞれの膜厚と反射防止膜１８とレジスト膜２０との界面における反射率との関係をシミュレーションにより求めた結果を示すグラフである。図６から明らかなように、シリコン窒化膜１６の膜厚が１０２ｎｍ±７．５ｎｍの範囲内で変化し、反射防止膜１８の膜厚が３５ｎｍ±３ｎｍの範囲内で変化したとしても、反射防止膜１８とレジスト膜２０との界面における反射率は、例えば、０．１％以下に抑えることが可能であることがわかる。
【００４０】
図５及び図６に示す評価結果から明らかなように、反射防止膜１８の下に形成されるシリコン窒化膜１６、反射防止膜１８の膜厚及び光学定数を上述のように設定することにより、半導体基板１０上に形成された積層膜１７の膜厚の変動に対して、露光光の反射率を低減するとともに、その変動を抑制することができることが示された。これにより、レジストパターンの線幅の制御性を向上することができる。
【００４１】
上述のように、本実施形態による半導体装置の製造方法では、反射防止膜１８の下のシリコン窒化膜１６を、シリコン窒化膜１６の膜厚の変動に対してシリコン窒化膜１６と反射防止膜１８との界面における反射率の変動が抑制されるように形成し、また、反射防止膜１８を、反射防止膜１８とレジスト膜２０との界面における反射率が低減されるように形成するので、半導体基板１０側からの露光光の反射率を低減することができ、その反射率の変動を抑制することができる。これにより、レジストパターンの線幅の制御性が向上された状態で、レジスト膜２０をパターニングすることができる。
【００４２】
一方、周辺回路を形成する工程においてレジスト膜２２がその上に直接形成されるシリコン窒化膜１６は、ハードマスクとして用いた際にエッチングされ膜厚が減少することとなる。そこで、本実施形態による半導体装置の製造方法では、膜厚が減少した場合においてもシリコン窒化膜１６表面における反射率が例えば６％以下、より好ましくは３％以下に低減されているように、シリコン窒化膜１６の膜厚及び／又は光学定数を設定する。
【００４３】
図７は、シリコン窒化膜１６をハードマスクとして用いた後のシリコン窒化膜１６の膜厚とシリコン窒化膜１６と表面における露光光の反射率との関係をシミュレーションにより求めた結果を示すグラフである。このとき、反射防止膜１８はエッチングにより除去されている。
【００４４】
図７に示す場合には、エッチング後にシリコン窒化膜１６の膜厚が、反射率が低減される６５ｎｍ程度に減少するように、シリコン窒化膜１６についてその成膜時の膜厚を設定する。これにより、シリコン窒化膜１６上に直接レジスト膜２２を形成して露光する場合においても、露光光の反射率を低減することができる。したがって、シリコン窒化膜１６上に直接レジスト膜２２を形成する場合においても、レジストパターンの線幅の制御性を向上することができる。
【００４５】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００４６】
例えば、上記実施形態では、シリコン窒化膜１２をハードマスクとして用いていたが、シリコン窒化膜１２は、必ずしもハードマスクとして用いるものでなくてもよい。例えば、図８（ａ）乃至図８（ｃ）に示すように、半導体基板１０上に、多結晶シリコン膜１２、シリコン酸化膜１４、シリコン窒化膜１６、及び反射防止膜１８を形成した積層膜上にレジスト膜２０を形成し、レジスト膜２０をパターニングして、パターニングしたレジスト膜２０をマスクとして半導体基板１０まで各膜をエッチングする場合においても、上記実施形態と同様にして、シリコン窒化膜１６の膜厚や光学定数、反射防止膜１８の光学定数を設定することにより、レジストパターンの線幅の制御性を向上することができる。
【００４７】
また、上記実施形態では、反射防止膜１８の下に形成する膜としてシリコン窒化膜１６を用いたが、反射防止膜１８の下に形成する膜はシリコン窒化膜１６に限定されるものではない。例えば、シリコン窒化酸化膜等を反射防止膜１８の下に形成する膜として用いることができる。
【００４８】
また、上記実施形態では、反射防止膜１８としてシリコン窒化酸化膜を用いたが、反射防止膜１８はシリコン窒化膜に限定されるものではない。例えば、塗布型の有機反射防止膜、アモルファスカーボン膜等を反射防止膜１８として用いることができる。
【００４９】
また、上記実施形態では、露光光源としてＫｒＦエキシマレーザを用いる場合を例に説明したが、露光光源にはあらゆる光源を用いることができる。例えば、ＡｒＦエキシマレーザ、Ｆ2エキシマレーザ、高圧水銀ランプのｉ線等を用いることができる。狭い線幅のレジストパターンの形成に用いられるＫｒＦエキシマレーザ、ＡｒＦエキシマレーザ、Ｆ2エキシマレーザを用いる場合には、線幅の高精度の制御が要求されるので特に有効である。
【００５０】
【発明の効果】
以上の通り、本発明によれば、半導体基板上に少なくとも第１の膜と第２の膜とを有する積層膜を形成する工程と、積層膜上に反射防止膜を形成する工程と、反射防止膜上にレジスト膜を形成する工程と、レジスト膜に露光光を照射することによりレジスト膜をパターニングする工程とを有する半導体装置の製造方法において、第２の膜を、第２の膜の膜厚の変動に対して第２の膜と反射防止膜との界面における反射率の変動が抑制されるように形成し、また、反射防止膜を、反射防止膜とレジスト膜との界面における反射率が低減されるように形成するので、半導体基板側からの露光光の反射率を低減することができ、その反射率の変動を抑制することができる。これにより、レジストパターンの線幅の制御性が向上された状態で、レジスト膜をパターニングすることができる。
【００５１】
また、第２の膜をマスクとして第１の膜をエッチングした後に、さらに第２の膜をパターニングし、第２の膜をマスクとして第１の膜をパターニングする場合にも、第２の膜の表面における反射率が低減されるように、第２の膜の膜厚を設定するので、第２の膜をパターニングするために第２の膜上に形成するレジストパターンの線幅の制御性を向上することができる。
【図面の簡単な説明】
【図１】フラッシュメモリのメモリセルを構成するトランジスタのゲート電極及び周辺回路の配線の形成方法を示す工程断面図（その１）である。
【図２】フラッシュメモリのメモリセルを構成するトランジスタのゲート電極及び周辺回路の配線の形成方法を示す工程断面図（その２）である。
【図３】シリコン窒化膜の膜厚と反射率との関係を示すグラフである。
【図４】反射防止膜の光学定数と反射率との関係を示すグラフである。
【図５】シリコン酸化膜及びシリコン窒化膜の膜厚と反射率との関係を示すグラフである。
【図６】シリコン窒化膜及び反射防止膜の膜厚と反射率との関係を示すグラフである。
【図７】シリコン窒化膜をハードマスクとして用いた後のシリコン窒化膜の膜厚と反射率との関係を示すグラフである。
【図８】本発明による半導体装置の製造方法を適用しうる他の例を示す工程断面図である。
【符号の説明】
１０…半導体基板
１２…多結晶シリコン膜
１４…シリコン酸化膜
１６…シリコン窒化膜
１７…積層膜
１８…反射防止膜
２０…レジスト膜
２２…レジスト膜
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、レジストパターンの線幅の制御性を向上しうる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在、フォトレジストを用いたリソグラフィ技術は、半導体装置の製造に際して不可欠な技術となっている。近年のＬＳＩの高集積化、高性能化に伴い、レジストパターンの更なる微細化や、パターン幅の高い精度での制御が求められている。
【０００３】
従来の技術においては、積層膜が形成された基板の最上層に反射防止膜を形成し、反射防止膜上にレジスト膜が形成されていた。この反射防止膜により、積層膜が形成された基板からの露光光の反射を抑制し、レジストパターンの線幅の制御性の向上が図られていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、基板上に積層膜を形成する際には、通常、成膜条件のばらつき等により積層膜を構成する各々の膜の膜厚にばらつきが生じている。このため、基板表面での反射率が変動してしまい、レジストパターンの線幅を高い精度で制御することは困難であった。また、線幅を高い精度で制御できる程度に反射率の変動を抑えようとすると、各々の膜に対して厳しい膜厚管理が要求されるが、現状の成膜技術では、要求を満足する膜厚管理を行うことは極めて困難であった。
【０００５】
一方、特開平７−２２６３６６号公報には、反射防止膜を薄膜化し、配線の微細加工性を向上しうる半導体装置の製造方法が開示されている。この方法では、反射防止膜の下に形成された膜の膜厚の変動に対して反射率の変動が小さくなるように、反射防止膜の膜厚が設定されている。この方法によれば、反射防止膜の下に形成された膜の膜厚の変動による反射率の変動をある程度抑えることは可能である。
【０００６】
しかしながら、半導体装置の更なる微細化の進行に対応すべくレジストパターンの線幅を更に高い精度で制御するためには、積層膜を成膜する時に設定した膜厚の変動のみ考慮するだけでは十分ということはできない。すなわち、より厳しい線幅制御に対して大きな影響を与えるようになってくるウェーハ面内やウェーハ間の積層膜の膜厚の変動による反射率の変動をも考慮する必要がある。このため、従来のレジストパターンの制御方法では、半導体装置の微細化に伴う厳しい線幅制御の要求を満足することが困難である。
【０００７】
本発明の目的は、基板上に形成された積層膜の各々の膜の膜厚の変動に大きく影響されることなく、積層膜上に形成されるレジストパターンの線幅の制御性を向上することができる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的は、半導体基板上に少なくとも第１の膜と、前記第１の膜上に形成された第２の膜とを有する積層膜を形成する工程と、前記積層膜上に反射防止膜を形成する工程と、前記反射防止膜上にレジスト膜を形成する工程と、前記レジスト膜に露光光を照射することにより前記レジスト膜をパターニングする工程とを有し、前記第２の膜を形成する工程では、前記第２の膜が所定の膜厚で反射率が最小となるような前記第２の膜の光学定数を求め、前記光学定数を用いて、前記第２の膜を形成する際に生ずる前記第２の膜の膜厚の変動に対する、前記第２の膜と前記反射防止膜との界面における前記露光光の反射率の変動が０．０８％／ｎｍ以下となるような膜厚をシミュレーションで決定し、前記光学定数および前記シミュレーションで決定された前記第２の膜の膜厚となるような条件で前記第２の膜を形成することを特徴とする半導体装置の製造方法により達成される。
【０００９】
【発明の実施の形態】
本発明の一実施形態による半導体装置の製造方法について図１乃至図７を用いて説明する。
【００１０】
本実施形態では、フラッシュメモリのメモリセルを構成するトランジスタのゲート電極及び周辺回路の配線を形成する工程を例に説明するが、他のあらゆる半導体装置の製造方法にも適用可能である。
【００１１】
まず、フラッシュメモリのメモリセルを構成するトランジスタのゲート電極及び周辺回路の配線の一般的な形成方法について図１及び図２を用いて説明する。図１及び図２はフラッシュメモリのメモリセルを構成するトランジスタのゲート電極及び周辺回路の配線の形成方法を示す工程断面図である。なお、図１（ａ１）乃至図１（ｄ１）、及び図２（ａ１）乃至図２（ｃ１）は半導体基板のメモリセル領域での工程断面図を示し、図１（ａ２）乃至図１（ｄ２）、及び図２（ａ２）乃至図２（ｃ２）は半導体基板の周辺回路領域での工程断面図を示している。
【００１２】
まず、ゲート絶縁膜となる酸化膜（図示せず）が形成された半導体基板１０上に、膜厚２００ｎｍの多結晶シリコン膜１２と、膜厚１５ｎｍのシリコン酸化膜１４と、シリコン窒化膜１６と、シリコン窒化酸化膜からなる反射防止膜１８とを順次形成する。次いで、反射防止膜１８上に、レジスト膜２０を形成する（図１（ａ１）、図１（ａ２）を参照）。
【００１３】
次いで、所定の露光光源を用いて反射防止膜１８上に形成されたレジスト膜２０を露光し、メモリセル領域におけるレジスト膜２０をトランジスタのゲート電極の平面形状にパターニングする（図１（ｂ１）、図１（ｂ２）を参照）。
【００１４】
次いで、パターニングされたレジスト膜２０をマスクとして、反射防止膜１８と、シリコン窒化膜１６とを順次エッチングする（図１（ｃ１）、図１（ｃ２）を参照）。
【００１５】
次いで、シリコン窒化膜１６のパターニングに用いたレジスト膜２０を除去する（図１（ｄ１）、図１（ｄ２）を参照）。
【００１６】
次いで、パターニングされたシリコン窒化膜１６をハードマスクとして、シリコン酸化膜１４と、多結晶シリコン膜１２とを順次エッチングする。こうして、半導体基板１０のメモリセル領域にトランジスタのゲート電極が形成される。このとき、反射防止膜１８はエッチングにより除去され、ハードマスクとして用いたシリコン窒化膜１６の膜厚はエッチングにより減少する（図２（ａ１）、図２（ａ２）を参照）。
【００１７】
上述のようにしてメモリセル領域にメモリセルを構成するトランジスタのゲート電極を形成した後、周辺回路領域において周辺回路の配線を形成する。以下、周辺回路領域における周辺回路の配線の形成について説明する。
【００１８】
まず、ゲート電極が形成された半導体基板１０の全面にレジスト膜２２を形成する（図２（ｂ１）、図２（ｂ２））を参照）。
【００１９】
次いで、所定の露光光源を用いてレジスト膜２２を露光し、周辺回路領域におけるレジスト膜２２を周辺回路パターンにパターニングする（図２（ｃ１）、図１（ｃ２）を参照）。
【００２０】
次いで、パターニングされたレジスト膜２２をマスクとして、シリコン窒化膜１６をエッチングする。次いで、シリコン窒化膜１６のパターニングに用いたレジスト膜２２を除去する。
【００２１】
次いで、パターニングされたシリコン窒化膜１６をハードマスクとして、シリコン酸化膜１４と、多結晶シリコン膜１２とを順次エッチングする。こうして、半導体基板１０の周辺回路領域に周辺回路の配線が形成される（図２（ｄ１）、図２（ｄ２））。
【００２２】
こうして、半導体基板１０のメモリセル領域にメモリセルを構成するトランジスタのゲート電極が形成され、周辺回路領域に周辺回路の配線が形成される。
【００２３】
従来の製造工程においては、単に、反射防止膜１８の下に形成された膜の膜厚の変動に対して反射率の変動が抑制されるように反射防止膜１８の膜厚を設定することにより、レジストパターンの線幅の制御性の向上が図られていた。このため、露光光の反射率が半導体基板１０上に形成された積層膜１７の各々の膜の膜厚の変動に大きく影響され、レジストパターンの線幅を高い精度で制御することは困難であった。
【００２４】
これに対し、本実施形態による半導体装置の製造方法では、反射防止膜１８の下に形成するシリコン窒化膜１６の膜厚を、シリコン窒化膜１６の膜厚の変動に対して露光光の反射率の変動が抑制されるように設定する。反射防止膜１６の下地であるシリコン窒化膜１６の膜厚が変動しても反射率の変動が抑制されるので、積層膜１７の膜厚の変動の線幅の制御性への影響を低減することが可能となる。以下、本実施形態による半導体装置の製造方法におけるシリコン窒化膜１６の膜厚の設定方法について詳述する。
【００２５】
まず、図１（ａ１）及び図１（ａ２）に示すように、多結晶シリコン膜１２、シリコン酸化膜１４、及びシリコン窒化膜１６からなる積層膜１７と、反射防止膜１８と、レジスト膜２０とが順次形成された半導体基板１０について、露光光を照射したときのシリコン窒化膜１６の膜厚と、シリコン窒化膜１６と反射防止膜１８との界面における露光光の反射率との関係をシミュレーションにより求める。シリコン窒化膜１６と反射防止膜１８との界面における露光光の反射率に着目するのは、その界面における反射率の変動を抑制することができれば、反射防止膜１８の下地である積層膜１７の膜厚の変動による反射率の変動を抑制すれば、反射防止膜１８とレジスト膜２０との界面における露光光の反射率の変動も抑制されるからである。
【００２６】
図３は、シリコン窒化膜１６の膜厚と、シリコン窒化膜１６と反射防止膜１８との界面における露光光の反射率との関係をシミュレーションにより求めた結果を示すグラフの一例である。図３（ａ）に示すグラフは露光光源として波長２４８ｎｍのＫｒＦエキシマレーザを用いた場合、図３（ｂ）に示すグラフは露光光源として波長１９８ｎｍのＡｒＦエキシマレーザを用いた場合、図３（ｃ）に示すグラフは露光光源として波長１５７ｎｍのＦ2エキシマレーザを用いた場合、図３（ｄ）に示すグラフは露光光源として高圧水銀ランプのｉ線（波長３６５ｎｍ）を用いた場合をそれぞれ示している。
【００２７】
図３（ａ）乃至図３（ｄ）に示す各グラフのいずれにおいても、グラフ中楕円で囲んだ範囲内のように、シリコン窒化膜１６の膜厚の変動に対して、シリコン窒化膜１６と反射防止膜１８との界面における反射率の変動が抑制される膜厚の範囲が存在している。したがって、シリコン窒化膜１６の膜厚を、シリコン窒化膜１６の膜厚の変動に対して反射率の変動が抑制されるように設定すれば、積層膜の膜厚の変動がレジストパターンの線幅の変動に及ぼす影響を抑制することができる。例えば、シリコン窒化膜１６の膜厚が２５ｎｍ以上変動した場合に、シリコン窒化膜１６表面における反射率の変動が２％以下、より好ましくは１％以下となるようにシリコン窒化膜１６の膜厚を設定する。すなわち、シリコン窒化膜１６の膜厚の変動に対して、シリコン窒化膜１６表面における反射率の変動率が０．０８％／ｎｍ以下、より好ましくは０．０４％／ｎｍ以下に抑制されるように設定する。露光光源として波長２４８ｎｍのＫｒＦエキシマレーザを用いる場合には、図３（ａ）のグラフより、例えば、シリコン窒化膜１６の膜厚を１００ｎｍに設定することができる。
【００２８】
また、シリコン窒化膜１６の膜厚の変動に対して反射率が大きく変動し極大値及び極小値が現れる範囲の膜厚を除くため、露光光の波長に対するシリコン窒化膜１６の膜厚の比が０．４以上となる範囲内に、シリコン窒化膜１６の膜厚を設定することが望ましい。
【００２９】
このように、本実施形態による半導体装置の製造方法では、反射防止膜１８の下に形成されるシリコン窒化膜１６の膜厚を、シリコン窒化膜１６の膜厚の変動に対してシリコン窒化膜１６と反射防止膜１８との界面における反射率の変動が抑制されるように設定するので、積層膜１７の各膜の膜厚の変動に対する露光光の反射率の変動を抑制することが可能となる。これにより、半導体基板１０上に形成された積層膜１７の各膜の膜厚の変動に大きく影響されることなく、レジスト膜２０を露光して形成するレジストパターンの線幅の制御性を向上することができる。
【００３０】
なお、シリコン窒化膜１６はハードマスクとして用いるためにエッチングによりパターニングされるものである。このため、シリコン窒化膜１６と反射防止膜１８との界面における反射率の変動が抑制される範囲内であるとともに、エッチングによるパターニングが高い精度で可能な程度の膜厚に、シリコン窒化膜１６の膜厚を設定することが望ましい。具体的には、シリコン窒化膜１６の膜厚を２００ｎｍ以下、より好ましくは１５０ｎｍ以下に設定することが望ましい。
【００３１】
また、本実施形態による半導体装置の製造方法では、反射防止膜１８の光学定数と、反射防止膜１８とレジスト膜２０との界面における反射率との関係をシミュレーションにより求める。そして、シミュレーションにより求められた反射防止膜１８の光学定数と反射防止膜１８とレジスト膜２０との界面における反射率との関係に基づき、反射防止膜１８の光学定数を反射率が低減されるように設定する。すなわち、本実施形態では、光学定数である屈折率ｎ及び減衰係数ｋと反射率との関係から、反射率が例えば０．１％以下に低減されるように、反射防止膜１８の屈折率ｎ及び減衰係数ｋを設定する。
【００３２】
図４は、反射防止膜１８の屈折率ｎ及び減衰係数ｋと反射防止膜１８とレジスト膜２０との界面における反射率との関係をシミュレーションにより求めた結果を示すグラフである。ここで、反射防止膜１８の膜厚は、例として３５ｎｍである。露光光源としては波長２４８ｎｍのＫｒＦエキシマレーザを用いている。
【００３３】
図４に示すように、反射防止膜１８とレジスト膜２０との界面における反射率は、屈折率ｎ、減衰係数ｋの値によって変化し、グラフ中矢印で指し示す領域において最小となっている。したがって、この場合には、反射防止膜１８の屈折率ｎ、減衰係数ｋを、例えばグラフ中矢印で指し示す領域内の反射率が最小となるｎ＝１．９８、ｋ＝０．３に設定する。なお、実際の工程において成膜する反射防止膜１８の屈折率ｎ及び減衰係数ｋは、成膜時における原料ガスの流量を適宜設定することにより、所望の値に設定することが可能である。
【００３４】
なお、シリコン窒化膜１６についても、上述した反射防止膜１８について行ったものと同様のシミュレーションを行い、最適な光学定数を決定する。手順としては、まず、ハードマスクとして最小限必要なシリコン窒化膜１６の膜厚で、反射防止膜１８について行ったものと同様のシミュレーションを行い、最適な光学定数を決定する。この光学定数を用いて、図３に示すシリコン窒化膜１６の膜厚と、シリコン窒化膜１６と反射防止膜１８との界面における露光光の反射率との関係を求めるシミュレーションを行い、最適なシリコン窒化膜１６の膜厚を決定する。このとき、シリコン窒化膜１６の膜厚が、図３に示すグラフ中楕円で囲んだ範囲内のように、シリコン窒化膜１６と反射防止膜１８との界面における反射率の変動が抑制される範囲内にない場合がある。この場合には、膜厚等の条件を設定し直して上記手順を繰り返し、シリコン窒化膜１６の最適な光学定数及び膜厚の組合せを決定する。
【００３５】
以上のようにして、シリコン窒化膜１６と反射防止膜１８との界面における反射率の変動が抑制されるシリコン窒化膜１６の膜厚及び光学定数と、そのとき反射防止膜１８とレジスト膜２０との界面における反射率が低減される反射防止膜２０の膜厚及び光学定数をシミュレーションにより決定する。
【００３６】
なお、シミュレーションの条件によっては、望ましいシリコン窒化膜１６、反射防止膜１８の膜厚及び光学定数を得ることができない場合がある。この場合には、シリコン窒化膜１６、反射防止膜１８の膜厚、光学定数等の条件を設定し直して上述の操作を繰り返し、シリコン窒化膜１６と反射防止膜１８との界面における露光光の反射率の変動が抑制されるとともに、反射防止膜１８とレジスト膜２０との界面における露光光の反射率が低減されるシリコン窒化膜１６、反射防止膜１８の膜厚及び光学定数の値の最適な組合せを求める。露光光源として２４８ｎｍのＫｒＦエキシマレーザを用いる場合には、例えば、シリコン窒化膜１６、反射防止膜１８の膜厚及び光学定数の値の最適な組合せとして、シリコン窒化膜１６の膜厚１００ｎｍ、屈折率２．３９、減衰係数０．６５、シリコン窒化酸化膜からなる反射防止膜１８の膜厚３５ｎｍ、屈折率１．９８、減衰係数０．３という組合せを得ることができる。
【００３７】
上述のようにしてシリコン窒化膜１６、反射防止膜１８の膜厚及び光学定数を設定した場合に、反射防止膜１８とレジスト膜２０との界面における反射率を評価すると、シリコン酸化膜１４、シリコン窒化膜１６、反射防止膜１８それぞれの膜厚の変動に対して図５、図６に示すグラフのようになる。
【００３８】
図５は、シリコン酸化膜１４、シリコン窒化膜１６それぞれの膜厚と反射防止膜１８とレジスト膜２０との界面における反射率との関係をシミュレーションにより求めた結果を示すグラフである。図５から明らかなように、シリコン酸化膜１４の膜厚が５〜１９．３ｎｍの範囲で変化し、シリコン窒化膜１６の膜厚が９０〜１１６ｎｍの範囲で変化したとしても、反射防止膜１８とレジスト膜２０との界面における反射率は、例えば０．０６％以下に抑えられている。
【００３９】
また、図６は、シリコン窒化膜１６、反射防止膜１８それぞれの膜厚と反射防止膜１８とレジスト膜２０との界面における反射率との関係をシミュレーションにより求めた結果を示すグラフである。図６から明らかなように、シリコン窒化膜１６の膜厚が１０２ｎｍ±７．５ｎｍの範囲内で変化し、反射防止膜１８の膜厚が３５ｎｍ±３ｎｍの範囲内で変化したとしても、反射防止膜１８とレジスト膜２０との界面における反射率は、例えば、０．１％以下に抑えることが可能であることがわかる。
【００４０】
図５及び図６に示す評価結果から明らかなように、反射防止膜１８の下に形成されるシリコン窒化膜１６、反射防止膜１８の膜厚及び光学定数を上述のように設定することにより、半導体基板１０上に形成された積層膜１７の膜厚の変動に対して、露光光の反射率を低減するとともに、その変動を抑制することができることが示された。これにより、レジストパターンの線幅の制御性を向上することができる。
【００４１】
上述のように、本実施形態による半導体装置の製造方法では、反射防止膜１８の下のシリコン窒化膜１６を、シリコン窒化膜１６の膜厚の変動に対してシリコン窒化膜１６と反射防止膜１８との界面における反射率の変動が抑制されるように形成し、また、反射防止膜１８を、反射防止膜１８とレジスト膜２０との界面における反射率が低減されるように形成するので、半導体基板１０側からの露光光の反射率を低減することができ、その反射率の変動を抑制することができる。これにより、レジストパターンの線幅の制御性が向上された状態で、レジスト膜２０をパターニングすることができる。
【００４２】
一方、周辺回路を形成する工程においてレジスト膜２２がその上に直接形成されるシリコン窒化膜１６は、ハードマスクとして用いた際にエッチングされ膜厚が減少することとなる。そこで、本実施形態による半導体装置の製造方法では、膜厚が減少した場合においてもシリコン窒化膜１６表面における反射率が例えば６％以下、より好ましくは３％以下に低減されているように、シリコン窒化膜１６の膜厚及び／又は光学定数を設定する。
【００４３】
図７は、シリコン窒化膜１６をハードマスクとして用いた後のシリコン窒化膜１６の膜厚とシリコン窒化膜１６と表面における露光光の反射率との関係をシミュレーションにより求めた結果を示すグラフである。このとき、反射防止膜１８はエッチングにより除去されている。
【００４４】
図７に示す場合には、エッチング後にシリコン窒化膜１６の膜厚が、反射率が低減される６５ｎｍ程度に減少するように、シリコン窒化膜１６についてその成膜時の膜厚を設定する。これにより、シリコン窒化膜１６上に直接レジスト膜２２を形成して露光する場合においても、露光光の反射率を低減することができる。したがって、シリコン窒化膜１６上に直接レジスト膜２２を形成する場合においても、レジストパターンの線幅の制御性を向上することができる。
【００４５】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００４６】
例えば、上記実施形態では、シリコン窒化膜１２をハードマスクとして用いていたが、シリコン窒化膜１２は、必ずしもハードマスクとして用いるものでなくてもよい。例えば、図８（ａ）乃至図８（ｃ）に示すように、半導体基板１０上に、多結晶シリコン膜１２、シリコン酸化膜１４、シリコン窒化膜１６、及び反射防止膜１８を形成した積層膜上にレジスト膜２０を形成し、レジスト膜２０をパターニングして、パターニングしたレジスト膜２０をマスクとして半導体基板１０まで各膜をエッチングする場合においても、上記実施形態と同様にして、シリコン窒化膜１６の膜厚や光学定数、反射防止膜１８の光学定数を設定することにより、レジストパターンの線幅の制御性を向上することができる。
【００４７】
また、上記実施形態では、反射防止膜１８の下に形成する膜としてシリコン窒化膜１６を用いたが、反射防止膜１８の下に形成する膜はシリコン窒化膜１６に限定されるものではない。例えば、シリコン窒化酸化膜等を反射防止膜１８の下に形成する膜として用いることができる。
【００４８】
また、上記実施形態では、反射防止膜１８としてシリコン窒化酸化膜を用いたが、反射防止膜１８はシリコン窒化膜に限定されるものではない。例えば、塗布型の有機反射防止膜、アモルファスカーボン膜等を反射防止膜１８として用いることができる。
【００４９】
また、上記実施形態では、露光光源としてＫｒＦエキシマレーザを用いる場合を例に説明したが、露光光源にはあらゆる光源を用いることができる。例えば、ＡｒＦエキシマレーザ、Ｆ2エキシマレーザ、高圧水銀ランプのｉ線等を用いることができる。狭い線幅のレジストパターンの形成に用いられるＫｒＦエキシマレーザ、ＡｒＦエキシマレーザ、Ｆ2エキシマレーザを用いる場合には、線幅の高精度の制御が要求されるので特に有効である。
【００５０】
【発明の効果】
以上の通り、本発明によれば、半導体基板上に少なくとも第１の膜と第２の膜とを有する積層膜を形成する工程と、積層膜上に反射防止膜を形成する工程と、反射防止膜上にレジスト膜を形成する工程と、レジスト膜に露光光を照射することによりレジスト膜をパターニングする工程とを有する半導体装置の製造方法において、第２の膜を、第２の膜の膜厚の変動に対して第２の膜と反射防止膜との界面における反射率の変動が抑制されるように形成し、また、反射防止膜を、反射防止膜とレジスト膜との界面における反射率が低減されるように形成するので、半導体基板側からの露光光の反射率を低減することができ、その反射率の変動を抑制することができる。これにより、レジストパターンの線幅の制御性が向上された状態で、レジスト膜をパターニングすることができる。
【００５１】
また、第２の膜をマスクとして第１の膜をエッチングした後に、さらに第２の膜をパターニングし、第２の膜をマスクとして第１の膜をパターニングする場合にも、第２の膜の表面における反射率が低減されるように、第２の膜の膜厚を設定するので、第２の膜をパターニングするために第２の膜上に形成するレジストパターンの線幅の制御性を向上することができる。
【図面の簡単な説明】
【図１】フラッシュメモリのメモリセルを構成するトランジスタのゲート電極及び周辺回路の配線の形成方法を示す工程断面図（その１）である。
【図２】フラッシュメモリのメモリセルを構成するトランジスタのゲート電極及び周辺回路の配線の形成方法を示す工程断面図（その２）である。
【図３】シリコン窒化膜の膜厚と反射率との関係を示すグラフである。
【図４】反射防止膜の光学定数と反射率との関係を示すグラフである。
【図５】シリコン酸化膜及びシリコン窒化膜の膜厚と反射率との関係を示すグラフである。
【図６】シリコン窒化膜及び反射防止膜の膜厚と反射率との関係を示すグラフである。
【図７】シリコン窒化膜をハードマスクとして用いた後のシリコン窒化膜の膜厚と反射率との関係を示すグラフである。
【図８】本発明による半導体装置の製造方法を適用しうる他の例を示す工程断面図である。
【符号の説明】
１０…半導体基板
１２…多結晶シリコン膜
１４…シリコン酸化膜
１６…シリコン窒化膜
１７…積層膜
１８…反射防止膜
２０…レジスト膜
２２…レジスト膜
Claims (9)
- 半導体基板上に少なくとも第１の膜と、前記第１の膜上に形成された第２の膜とを有する積層膜を形成する工程と、
前記積層膜上に反射防止膜を形成する工程と、
前記反射防止膜上にレジスト膜を形成する工程と、
前記レジスト膜に露光光を照射することにより前記レジスト膜をパターニングする工程とを有し、
前記第２の膜を形成する工程では、前記第２の膜が所定の膜厚で反射率が最小となるような前記第２の膜の光学定数を求め、前記光学定数を用いて、前記第２の膜を形成する際に生ずる前記第２の膜の膜厚の変動に対する、前記第２の膜と前記反射防止膜との界面における前記露光光の反射率の変動が０．０８％／ｎｍ以下となるような膜厚をシミュレーションで決定し、前記光学定数および前記シミュレーションで決定された前記第２の膜の膜厚となるような条件で前記第２の膜を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第２の膜を形成する工程では、前記第２の膜の膜厚の変動に対する前記反射率の変動が０．０４％／ｎｍ以下となるような膜厚の前記第２の膜を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項１又は２記載の半導体装置の製造方法において、
前記第２の膜を形成する工程では、前記露光光の波長に対する前記第２の膜の膜厚の比が０．４以上となるような膜厚の前記第２の膜を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至３のいずれか１項に記載の半導体装置の半導体装置の製造方法において、
前記反射防止膜を形成する工程では、前記反射防止膜と前記レジスト膜との界面における前記露光光の反射率が０．１％以下となるように反射防止膜を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記レジスト膜をパターニングする工程の後に、パターニングされた前記レジスト膜をマスクとして、前記反射防止膜及び前記第２の膜をエッチングする工程と、前記第２の膜をマスクとして、前記第１の膜をエッチングする工程とを更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項５記載の半導体装置の製造方法において、
前記第２の膜を形成する工程では、前記第２の膜をマスクとして前記第１の膜をエッチングした際に薄くなった前記第２の膜を更にパターニングする際に前記第２の膜の表面における前記露光光の反射率が６％以下となるような膜厚の前記第２の膜を形成し、
前記第１の膜をパターニングする工程の後に、さらに前記第２の膜をパターニングし、パターニングされた前記第２の膜をマスクとして前記第１の膜をパターニングする
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記レジスト膜をパターニングする工程の後に、パターニングされた前記レジスト膜をマスクとして、前記積層膜をエッチングする工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項５乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第１の膜は、多結晶シリコン膜である
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記レジスト膜を露光する工程では、前記露光光の光源として、ＫｒＦエキシマレーザ、ＡｒＦエキシマレーザ、又はＦ２エキシマレーザを用いる
ことを特徴とする半導体装置の製造方法。
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| JPH07201990A (ja) * | 1993-12-28 | 1995-08-04 | Sony Corp | パターン形成方法 |
| JPH07226366A (ja) * | 1994-02-14 | 1995-08-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2000294498A (ja) * | 1999-04-09 | 2000-10-20 | Hitachi Ltd | 半導体装置の製造方法 |
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